Запоминающее устройство Советский патент 1988 года по МПК G11C11/00 

Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины, кратной разрядности байта.

Целью изобретения является повышение быстродействия и упрощение устройства.

На фиг.1 приведена структурная схема запоминающего устройства; на фиг.2 - структурная схема коммутатора; на фиГоЗ - пример размещения в ячейках накопителя слов для k 4; на фиг.4 - функциональная схема узла формирования маски, образованного вторым дешифратором и шифратором; на фиг. 5 - функциональная схема селектора адреса;на фиг.6 - временная диаграмма работы устройства в режимах чтения слова, записи в ячейку накопителя и записи в регистры границ сегментов.

Устройство содержит накопитель I, представлянщий собой сово1супность элментов 2 (микросхем БИС ОЗУ), имеющих адресные 3 и числовые 4 входы, входы 5 записи WR и входы 6 CS выбора кристалла, регистр 7 адреса ячейки памяти, регистр 8 адреса байта, первый дешифратор 9, группы элементов И 10 - 12, группу элементов ИЛИ 13 и кo yтaтop 14. Входы группы элементов И 11 и выходы группы элементов И 12 подключены к числовой шине 15, которая является информационными входами-выходами устройства. Информационные входы регистров 7 и 8 подключены к адресным входам 16 устройства.

Устройство содержит также группу регистров 17 границ сегментов, группу блоков 18 сравнения, второй дешифратор 19 и шифратор 20, которые служат для формирования маски с целью выбора только нужных разрядов накопителя 1. Для этого каждый из k выходов шифратора 20 соединен с входами 5 выбора кристалла соответствующей га-разрядной группы элементов 2 накопителя I. Информационные входы 21 первой группы дешифратора 19 подключены к выходам регистра 8, а информационные входы 22 второй группы дешифратора 19 соединены с выходами блоко 18 сравнения.

Устройство содержит также первьй элемент И 23, элемент ИЛИ-НЕ 24, второй элемент И 25, селектор 26 адреса, установочньш входы 27, вход 28 чтения, вход 29 записи информации.

0

s

5

0

0

5

0

5

0

5

вход 30 записи границ сегментов, синхронизирующие входы 31 - 33 и связь 34.

Селектор 26 предназначен для формирования сигнала разрешения записи на входе выборки одного из регистров 17 в режиме записи в эти регистры. За регистрами 17 закреплено 2 адресов в адресном пространстве. Для выбора одного из регистров 17 по адресу из регистра 7 на вторые входы селектора 26 поступает (q-p)- разрядный код, определяюшлй группу на 2 адресов, из которых S адресов присвоены регистрам 17, где q - разрядность регистра 7, р - число разрядов в адресе ячейки памяти, в которых закодирован номер регистра 17, а S - число регистров 17,

Допустим, что младшие разряды слова должны размещаться в мпадших разрядах числовой шины. Тогда при выполнении выборки из ячейки, содержащей несколько слов, выбираемое слово должно сдвигаться на hm разрядов вправо, где h - содержимое регистра 8 адреса байта. При записи слово из младших разрядов числовой шины должно быть сдвинуто на hm разрядов влево. Для выполнения требуемых сдвигов служит коммутатор 14.

Коммутатор 14 содержит (фиг.2) k групп двухвходовых элементов И 35. Первая группа элементов И, предназначенная для коммутации слова без сдвига (когда h 0), содержит k элементов И. Вторая группа, служащая для коммутации слова со сдвигом на m разрядов (h 1), содержит (k -1)п1 элементов И, i-я группа, служащая для передачи слова со сдвигом на (i-l)m разрядов , содержит (k-i+l)m элементов И. Последняя k-H группа, осуществляющая передачу со сдвигом на m(k-l) разрядов, состоит из m элементов И. На фиг.2 .

Входы 36 блока 14 являются информационными. Первый вход j-ro элемента И 35 каждой группы соединен с j-м входом из информационных входов 36. Всего имеется km информационных входов, причем каждая из групп 36.1 - 36.4 этих входов соответствует одному байту.

Вторые входы элементов И 35 каждой из k групп объединены и подключены к одному из k управляющих входов 37, которые соединены с выходами де;)

шифратора 9. 15ыхпды j-i o элемента И L-й группы через элементы ИЛИ 38 подк-пючеиы к ((i-1 )m+j )-му выходу 39 коммутатора. Ка.ждая из групп 39,1- 39.А выходов коммутатора соответству- е | одному байту с(С 1он г ич m .олог

Нумерация входов 36 и выходоя 39 блока 14, групп элементов И 35, а также элементов И 35 внутри каждой группы ведется сверху вниз. Нумерация управляющих входов 37 ведется слева направо .

Для того, чтобы было можно выполнять сдвиги информации вправо при выборке слова и,влево при записи в ячейку накопителя с помощью одного и того-же набора элементов И 35 (фиг,2) нужно, чтобы входы элементов 1ШИ группы 13 с первого по km-й были соединены с выходами элементов И группы 10, соответствующих разрядам с km-ro по первый. Другие ВХОДЕМ элементов ИЛИ группы 13 с первого по km-й соединены с выхода1-ш элементов И группы I1, соответствующих разрядам числовой шины с первого по km-й. Кроме того, выходы коммутатора 14 с первого по km-й соединены с входам элементов И группы 12, соответствуюишх разрядам числовой шины с km-ro по первый и с входами накопителя 1 разрядов с первого по km-й. Нумерация разрядов накопителя и числовой шины ведется, начиная с мпад1чего, т.е. разряды младшего байта выходов на- копителя через элементы И 10 и элементы ИЛИ 13 подключаются к входам 36.4 коммутатора (фиг.2), а разряды младшего байта числовой шины 15 через входные элементы И 11 и элементы ИЛИ 13 подключаются к входам 36 о 1 коммутатора 14.

Допустим, что число сегментов ячеек одинакового формата равно четырем Младший адрес первого сегмента Ъ 00...0, а старший адрес четвертого сегмента Ъ 11 ... 1 . Старшие адреса первого, второго и третьего сегментов Ь, , Ь2 и bj являются перемен- нь1ми. Их значения, установленные дпя данной задачи, хранятся в регистрах 17 границ сегментов.

На фиг.З приведен пример размещения в накопителе ячеек различного формата. В соответствии с фиг.2 принято, что максимальное число байтов, размещаемых в ячейке k равно 4. Обозначим через q содержимое регистра

ЗП29

7 адреса ячейки, а через х а и х ,- коды на входах 21 и 22 дешифратора 19. Рассмотрим возможные комбинации

f- кодов X.,, и X.,,,, которые могут возникнуть при обращении к ячейкам из различных сегментов согласно примеру по фиг.З,

В первом сегменте располагаются

Ш снова длиной 4 байта, они заполнякгг всю ячейку, возможно только одно значение адреса нпядшего байта h к, 00. Адрес ячейки из регистра 7 ai-b, следовательно, на, выходе всех.

15 блоков сравнения 18 в этом случае нулевые сигналы, т.е. х 000. а Во втором сегменте рясполагаются слова длиной 2 байта, так,что адрес младпего разряда может пр1 нимать

0 одно пз двух значений (фпг.З) h

X

г

00,10 j. iVipec из регистра 7

лежит в пределах Ь, а ё Ь , следовательно, на выходе первого из блоков сравпе1тя установится единичный

сигнал, а на выходах дгзух других - нулевые, т. е 5г , 001 ,

В третьем (фиг.З) располагаются слова 1 байт и с адресом байта h 00, а также слова

длиной 3 байта с адресом младшего байта h 01, т.е. х, 00,01. Ац,- рес ячейки лежит в пределах Ь aib, следовательн.о, на выходах двух блоков 18 сравнения устанавливаются единичные сигналы, а на выходе третьем - нулевой, т.е

В четвертом сегменте располагаются слова длиной 1 байт, адрес байта может принимать любое значение, т.е.

Xj, 00,01, 10,11. Так как в этом случаеЬ 4;а, TOX.J 111.

По предположению входы 6 ьшкросхем 2 являются входами выбора кристалла CS, т.е. дпя выполнения считывания

или записи на эти входы должен быть подан сигнал высокого уровня (логическая единица). Поэтому в соответствии с фиг.З при обращенни к первому сегменту (слово длиной 4 байта)

должны быть сформированы сигналы логической единицы на входах 6 всех четырех байтов, т.е. код на выходе шифратора 20 должен быть IIII. При обращении к второму сегменту

(в каждой ячейке по два слова по два байта) код на выходах шифратора 20 может принимать значешге YJQ ООП, если h 00 (записывается или считывается слов х ,о по фиг.З),

или У,„ влова X

1100, если h 10 C/viH

ia

).

При обращении к третьему сегменту, в каждой ячейка которого могут быть слова длиной один или три байта, должно быть OOni (для ело ва Xjp), если h 00, или Y 1110 (для слова х,). если h 01.

При обращений к четвертому сегмен ту код на выходе шифратора 20 должен принимать значение 0001, если h 00 (для слова х,), 0010, если, h 01 (для слова х, ), 0100, если h 10 (для слова и 1000, если h 11 (для слова Xj,).

Возможные комбинации кодов -х. и на входах дешифратора 19 и соответствующие им коды Yjo на выходах шифратора 20 сведены в таблицу.

Указанное в таблице преобразование кодов реализуется блоками 19 и 20 (фиг.4), Дешифратор 19 в приводимом примере имеет 5 входов. Такой дешифратор может быть построен на двух стандартных 4-входовых дешифраторах г 40 (например, К155ИДЗ), Такой дешифратор имеет инверсные выходы и по - два управляющих входа W5 и WI, один из которых является общим синхронизирующим входом 34 дешифратора,19 Другой управляющий вход дешифраторов 40 соединен с одним из информационнь1х

6

10

входов, причем у одного дешифратора - нелосредственно, а у другого - через инвертор 41, Шифратор 20 состоит из элементов И-НЕ 42, Которые на фиг.4 согласно их функциональному назначению изображены как элементы НЕ-ИПИ.

Соединения выходов дешифратора 40 с входами элементов шифратора выполнены согласно указанной таблице. Для формирования разрешающего сигнала на входах выборки регистров 17 для записи в них границ сегментов

15 ячеек одинакового формата в структурную схему устройства (фиг,) введен селектор 26, который может быть реализован, например, как показано на фиг,5. Задачей селектора 26 является

20 формирование логической единицы на одном из своих выходов лри совпадении кода, поступающего с выходов старших разрядов регистра 7, с соответствующими paз pядaми постоянного кода, ;.

25 поступающего по входам 27 устройства. Селектор (фиг.5)содержит схему

43сравнения и дешифратор 44.

В качестве схемы 43 может быть использована схема сравнения К555 СП1,

30 имеющая две группы информационных входов для сравниваемых кодов, а тарсже 3 входа, служащих для каскадного включения этих схем. Для правильной работы селектора 26 в прнво-55 димом примере на входы А В н .B схемы 43 сравнения должны быть поданы сигналы логического нуля, а на вход А В - логической единицы. Эти сигналы являются составляющими кода

40 Xj на входах 27 устройства. Остальные q-p составляющих кода Xj/подаются на первые информационные входы схемы 43. Вторые информационные входы схемы 43 подключены к выходам q-p старших разрядов регистра 7, а выходы р младших разрядов этого регистра подключены к информационным входам дешифратора 44, управляющий вход которого подключен к выходу А В схемы 43, Выходы дешифратора

44являются выходами селектора 26 и подключены к управляющим входам регистров 17 границ сегментов. В примере по фиг.5 р 2, так .как коли55 чество регистров 17 в примере равно трем (q-разрядность регистра 7).

Работа устройства по фиг.1 поясняется временной диагра Ф1ой,изображенной на фиг.6, где С1-СЗ - синхро45

50

1U43029

налы первого - третьего тактов, тупаю1чие по входам устройст, и 30 сигналы на управляюшисо до ра бл ве ми на 2, ши ва

код на выхо- сигнал на выхощих шинах 28-30; дах i-ro блока, а у: де j-ro элемента по фиг.. Запоминающее устройство работает следующим образом.

В режиме выборки устройство находится при 1 и и2 0. Сигналом С1 код, поступагопщй по адресной шине 16, записывается в регистры V и 8, Адрес ячейки а Y-j- в блоках 18 сравнения сравнивается с границами сегментов Ъ , - Ь ия регистро 17 и на входах 22 дешифратора 19 устанавливается код, соответствующий сегменту обращения. На входах 21 дешифратора 19 присутствует адрес байта h Ygo Сигнал у с выхода, элемента ШЩ-НЕ 24 имеет низкий уровень в течение второго и третьего тактов. Этим сигналом, поступающим на вход 34 дешифратора 19, последний переводится в активное состояние. В это же вре.;я в соответствии с приведен- ной таблицей и с фиг.4 на выходах шифратора 20 и, следовательно, на

0

Во втором такте сигналом у, дешифратор 19 переводится в активное состояние, в котором он удерживается до конца цикла. Входной код дешифратора 00110 преобразуется блоками 19 и 20 согласно фиг.4 и приведенной таблице в код маски 1100,j который поступает на входы 6 микросхем 2 накопителя 1, При этом на входы 6 (т.е. CS) тех микросхем 2, которые соответствуют двум старшим байтам, т.е. расположению слова х , будут поступать сигналы логи

ческой едитшы, что переведет эти микросхеьы в режим считывания. В результате на выходах накопителя - в разрядах, соответсгвуюпшх двум старшим байтам, устанавливается код х, а в двух млад111их байтах сохраняются сигналы режима хранения. Так как 1)23 этот код через открытые элементы И 10 и элементы Ш1И 13 поступает на входы 36 коммутатора 14 (фиг. 2), причем слово х ,,j поступит

на входы 36.1 и 36.2 (входы двух старших байтов при выборке).

С момента записи адреса байта в первом такте в регистр 8 на его

Изобретение относится к вычислительной т ехнике и может быть использовано для хранения слов переменной длины, кратной разрядности байта. Целью изобретения является повышение быстродействия и упрощение устройства. Устройство содержит накопитель, регистр адреса ячейки памяти, регистр адреса байта, регистры границ фрагментов, блоки сравнения, первый и второй дешифраторы, шифратор, селектор адреса, группы элементов И, ИЛИ, элементы И, 1ШИ-НЕ. В устройстве весь массив ячеек накопителя разбивается на сегменты, граничные адреса которых записываются в регистры границ сегментов. Каждому- сегменту ставится в соответствие опреде- ленгмй формат ячейки, по котороьгу внутри km-разрядной ячейки накопителя (т -разрядность байта) располагаются слова, длиной l,2,...,k 6aiiTOB. По результату анализа первой группы старших разрядов полного адреса считываемого (записываемого) слова определяются разрядность и расположение группы слов в ячейке, а по резуль-с тату анализа второй группы старших разрядов - адрес ьтадшего байта и при считывании - разрядность требуемого слова. Достижение цели изобретения обуславливается сокращением времени обращения к устройству за счет исключения предварительного такта выборки и декодирования указателя формата. 6 ил,, 1 табл. 4 4 00

входах 6 микросхем 2 накопителя 1 фор-30 выходе в примере устанавливается код мируются сигналы маски. Так как О и Улг элементы 2 накопителя находятся в режиме считывания.

Таким образом в течение второго и третьего тактов информация из яче35

Yg h 10, что с помощью дешифратора 9 приведет к появлению сигнала логической единицы на третьем из входов 37 коммутатора 14 (фиг.2), В результате откроется третья группа элементов И 35, и слово поступит на выхо ды 39.3 и 39.4 коммутатора, причем младший из двух байтов слова х с входов 36,2 поступит на выход 39,4, т.е. в младшие разряды числовой ши-: ны 15, так как элементы И 12 открыты сигналом 1J2.& Нумерация групп элеменек по адресу а Yj из выбранных сигналами маски Y70 микросхем 2 поступает через открытые сигналом менты И 10, элементы ИЛИ 13, коммутатор 14 и открытые сигналом Uig элементы И 12 на числовую шину 15. При этом в коммутаторе 14 под управлением кода h Yg выбранное слово будет размещено в младших разрядах

числовой ЩИНЫо

Допустим, считывается слово x,j,

из второго сегмента по фиг.З, т.е. для содержимого регистра 7 выполняе сяЬ,, bj. Такому значению адреса ячейки q соответствует код 00 на выходах блоков 18 сравнения. Слово X., имеет адрес младшего байт

мг Yg h 10. Таким образом, на вход

дешифратора 19 в первом такте в результате записи адресов ячейки и байта в регистры 7 и 8 устанавливаеся код х, ООПО (О - сивол конкатенации).

выходе в примере устанавливается код

Yg h 10, что с помощью дешифратора 9 приведет к появлению сигнала логической единицы на третьем из вхо дов 37 коммутатора 14 (фиг.2), В результате откроется третья группа элементов И 35, и слово поступит на выходы 39.3 и 39.4 коммутатора, причем младший из двух байтов слова х с входов 36,2 поступит на выход 39,4, т.е. в младшие разряды числовой ши-: ны 15, так как элементы И 12 открыты сигналом 1J2.& Нумерация групп элемен12

тов 35 по фиг.2 ведется сверху вниз, а входов 37 - слева направо. Таким образом в режиме выборки данные Y

(т.е. с выхода элементов И 12) появляются на числовой шине 15 во втором такте, причем младший байт выбираемого слова оказывается в младших разрядах числовой . По окончании третьего такта сигналы данных снимаются (фиг.6).

В режиме записи устройство нахои

JO

0.

5

дится при Uj 1 и Формирование сигналов на входах 6 элементов 2 накопителя происходит так te, как и при выборке. В третьем. такте формируется сигнал у. на входах 5 элементов 2, которые явля9U43029 0

ются входами разрешения записи WR.достаточна для одновременной переЗто приводит к тому, что в те элемен- дачи всех границ, которые должны ты 2 накопителя, которые выбраны сигналами по входам б в ячейку по адресу из регистра 7, будет записана информация, поступающая по входам 4 с

быть записаны в регистры 17, то з g пись в них осуществляется следукщим

образом. Будем считать, что коды границ сегментов удерживаются на числовой шине 15 в течение второго и третьего тактов (как и в режиме

коммутатора 14. По этим входам поступает слово из числовой шины 15 через открытые элементы И 11, элементы ИЛИ 13 и ту из групп элементов И 35 коммутатора, которая обеспечивает сдвиг влево под управлением информации из регистра 8.

Пусть, например, требуется записать информацию в позиции слова х,2 по фиг.З, т.е. в одну из ячеек сегмента, адреса которых лежат в пре15 ниц зон фиксируются в регистрах 17, которые в этом случае могут быть реализованы на D-триггерах. Их вторые управляюпдае входы и селектор ,26 при этом не нужны.

Если разрядность числовой шины 15 мала, то запись в регистры 17 может быть осуществлена по отдельности. В этом случае к началу первого такта на адресной шине должен быть

20

делах Ъ а Ъ Поэтому так же, г как и при выборке на входах 22 дешифратора 19 установится код х. 001. Так как адрес младшего байта этого слова h ц- Ю, то согласно таблице и соединениям по фиг.4 код х, 00110 будет преобразо- 25 установлен код, старшие разряды кото- ван блоками 19 и 20 в .-код Y.2o 1100, рого совпадают с кодом по входу 27 который присутствует на соответствую- устройства, а младшие (по фиг.5 два щих входах 6 элементов 2 накопителя разряда) определяют регистр 17, в

в течение второго и третьего тактов.который выполняется запись. В реСигналами этого кода микросхемы 2 Ю зультате на выходе схемы 38 совпаде- накопителя, соответствующие двум стар- ния появляется сигнал, который по шим байтам, переводятся в активноеV-входу переводит дешифратор 39 в

состояние.активное состояние. В соответствии

Через элементы И 11 и Р1ПИ 13 инфор- с кодом на D-входах дешифратора 39 мация из числовой шины 15 поступает 35 последний формирует на одном из

своих вы:ходов сигнал, который подается на второй управляющий вход (V- вход разрешения записи) выбранного регистра 17 В третьем такте в этот устанавливается на третьем из входов 40 регистр записывается информация из 37 коммутатора. Тем самым открывает-числовой шины 15 сигналом-у , поступающим на первый yпpaвляюш й вход (С-вход). Регистры 17 в этом случае должны быть реализованы на DVна входы коммутатора 14, причем слово X ,2. - на входы 36.1 и 36.2. Так как Yg h 10, то сигнал логической единицы с выхода дешифратора 9

ся третья группа элементов И 35, через которую слово х поступает на выходы 39.3 и 39.4 коммутатора

(фиг.2) и на входы 4 элементов 2 на- 45 триггерах (например, регистр

ко-пителя, соответствующих двум старшим байтам ячейки. В третьем такте слово ХУ,записывается; в старшие байты ячейки по адресу У на фронте

4Э

.Поэтому на числовой шине

сигнала у

сигналы записываемых данных должны f быть выставлены не позже, чем во втором такте, и могут быть сняты не ранее, чем к концу третьего такта,. как показано на фиг.6.

В режиме записи границ сегментов устройство находится при . 1 и

и

0. Возможны два случая.

гв - a)

Если разрядность числовой шины 15

дачи всех границ, которые должны

быть записаны в регистры 17, то за- g пись в них осуществляется следукщим

образом. Будем считать, что коды границ сегментов удерживаются на числовой шине 15 в течение второго и третьего тактов (как и в режиме

0 записи информации), как показано на фиг.6. В третьем такте формируется сигнал У25 , поступаю1щй на первые управляющие входы регистров 17 (входы С). На фронте сигнала у коды гра5 ниц зон фиксируются в регистрах 17, которые в этом случае могут быть реализованы на D-триггерах. Их вторые управляюпдае входы и селектор ,26 при этом не нужны.

Если разрядность числовой шины 15 мала, то запись в регистры 17 может быть осуществлена по отдельности. В этом случае к началу первого такта на адресной шине должен быть

0

5 установлен код, старшие разряды кото- рого совпадают с кодом по входу 27 устройства, а младшие (по фиг.5 два разряда) определяют регистр 17, в

К555ИР27).

Формула изобретения

Запоминающее устройство, содержащее регистр адреса ячейки памяти, информационные и управляюш11Й входы которого соединены с одноименными входами регистра адреса байта и явля- ются соответственно адресными и первым синхронизирующим входами устройства, выходы регистра адреса ячейки памяти подключены к адресным входам накопителя, выходы которого соединены с первыми входами элементов И первой группы, выходы которых подключены к первым входам соответствующих элементов ИЛИ группы, вторые входы которых соединены с выходами соответствующих элементов И второй группы, первые входы которых подключены к выходам элементов И третьей группы и являются информационными входами- выходами устройства, выходы элементов ИЛИ группы соединены с информационными входами первой группы коммутатора, выходы и информационные входы второй группы которого подкпюче- ны соответственно к первым входам соответствующих элементов И третьей группы и к выходам первого дешифратора, входы которого соединены с выходами регистра адреса байта и с информационными входами первой группы второго дешифратора, выходы которого подключены к входам шифратора, выходы которого соединены с входами выборки соответствующих байтов на- копителя, вход записи которого подключен к выходу первого элемента И, первый вход которого соединен с первым входом второго элемента И, с вторым входом элемента ИЛИ-НЕ и яв- ляется третьим синхронизирующим входом устройства, второй вход первого элемента И подключен к вторым входам элементов И второй группы и является входом записи информации устройства.

вторые входы элементов И первой группы соединены с вторыми входами элементов И третьей группы и являются входом I чтения устройства, выход элемента ИЛИ-НЕ подключен к управляющему входу второго дешифратора, первый вход элемента ИЛИ-НЕ является вторым синхронизируюш11М входом устройства, а второй вход второго элемента И является входом записи границ сегментов устройства, отличагощее- с я тем, что, с целью повышения быстродействия и упрощения ycTpoficTBE, в него введены группа регистров границ сегментов, группа блоков сравнения и селектор адреса, причем выходы регистра адреса ячейки памяти соединены с входами первой группы селектора адреса и блоков сравнения, выходы которых подключены к информационным входам второй группы второго дешифратора, выходы селектора адреса соединены с входами выборки соответствующих регистров границ сегментов, синхровходы которых подключены к выходу второго элемента И, а выходы соединены с вход а ш второй группы соответствующих блоков сравнения, выходы коммутатора подключены к информационным входам накопителя, а входы второй группы селектора адреса являются установочныьш входами устройства.

.г. 2.

i сегпенш

bo ft bi

/гг 000

I U сегмент Ь

...o

-Pr ni

3 u сегмент

)(

- fc Уп.2

-й сегмент b( ,2 m

3 Y,

17,3

л.../

}

h {00,10}

p {00,0f

0,01,10,11

Фиг.З

f7

и,г.5

/