Цифровая позиционная система Советский патент 1982 года по МПК G05B19/18 

(St) ЦИФРОВАЯ ПОЗИЦИОННАЯ СИСТЕМА

,

Изобретение относится к цифровым Позиционным системам управления и может быть использовано в системах управления, требующих обеспечения высокого быстродействия, точности и надежности о

Известен позиционный привод с цифровым управлением, содержащий последовательно соединенные формирователь сигнала управления, преобразователь коД-аналог, реверсивный счетчик, один из выходов которого подключен к нуль-органу, соединенному с задатчиком ве личины перемещения, последовательно соединенные усилитель мощности, двигатель и тахогенератор, подключенный ко входу усилителя мощности , импульсный датчик положения, блок умножения, ключи,коммутаторj 20 блок логики, инвертор, причем импульсный датчик через блок умножения и последовательно соединенные с ним ключи подсоединен ко входам реверсивного счетчика, вход коммутатора соединен с выходом нуль-органа, один выход коммутатора подключен °к ключам, соединенным со входами реверсивного счетчика, а другой - со входом блока логики, второй вход коTQporo соединен с выходом тахогенератора, а выход - с ключами направления перемещения, один из которых соединен с выходом формирователя сигнала управления и входом усилителя мощности, а другой - со входом усилителя мощности и с выходом инвертора, вход которого соединен с выходом формирователя сигнала СП,

Недостатками данного привода являются низкая точность и надежность.

Наиболее близким к предлагаемому по технической сущности является цифровая позиционная система, содержащая блоки хранения кода, первый сумматор, блоки сравнения, логические блоки и последовательно соединенные второй сумматор, блок управления ii )ительный механ14,зм, В1.«од коidpofo механически связан с датчиком г опожения, причем вход первого блока хранения кода соединен с первым входом системы, а выход - с пер вым входом первого логического бло.ка, вход второго блока хранения кода - со вторым входам системы, первый выход - с первым входом первого сумматора, а второй выход - со вгорь н аходом первого сумматора и с первым аходом первого блока сравнения, вход третиего блока хранения кода с третьим входом системы, а выход - со вторым входом пер8ОГО блока сравнения и с первым вхо дом второго блока сравнения, первый выход первого сумматора подключен к первым входам третьего и четвертого блоков сравнения и второго JJOГичecкoгo блока, вторые входы которых соединены соответственно с первым выходом четвертого блока хра нения кода, с выходом третьего блока хранения кода и с первым выходом третьего блоке сравнения, а третьи входы - с первым выходом первого бл ка сравнения, с,первым выходом втор го блока сравнения и с первым выхо дом четвертого блока сравнения, вто рой выход которого подключен ко вто рому входу первого логического блок вторые выходы третьего и второго бл ков сравнения соединены соответственно с первым и вторым входами тре тьего логического блока, третий вхо которого подключен к второму входу второго блока сравнения, к третьему входу первого сумматора и к первому выходу четвертого блока хранения ко да, второй выход которого соединен с четвертым входом первого сумматора , первый и второй входы - с соответствующими выходами датчика положения, третий вход через синхронизатор - с вторым выходом блока управления, а второй выход первого блока сравнения подключен к третьему входу второго блока сравнения . Данная система характеризуется недостаточной точностью вследствие отсутствия обратной связи по скорости и отсутствием возможности осуществлять разгон и торможение по сло ным законам. Целью изобретения является повышение точности и расширение функциональных возможностей системы. Указанная цель достигается тем, что в нее,введены первый блок умножения и последовательно соединенные блок формирования адреса, блок памяти, третий сумматор и интегратор, выход которого подключен к первому входу второго сумматора, а также пог следовательно соединенные дифференциатор и второй блок умножения, выход которого подключен к второму ВХОДУ третьего сумматора, третий и четвертый входы которого соединены соответственно с вторым выходом первого сумматора и с вторым выходом четвертого блока хранения кода, а выход через первый блок умножения с вторым входом второго сумматора, причем вход дифференциатора подключен к первому выходу четвертого блока-хранения кода, а входы блока формирования адреса - к выходам соответствующих логических блоков„ На чертеже приведена блок-схема цифровой позиционной системы Система содержит первый, второй, третий и четвертый блоки хранения кода 1-, первый сумматор 5, первый, второй, третий и четвертый блоки сравнения 6-9, первый, второй и третий логические блоки 10-12, блок формирования адреса 13, блок памяти Т, дифференциатор 15, второй блок умножения 1б, интегратор 17, первый блок умножения 18, второй сумматор 19, блок управления 20, исполнительный механизм 21, датчик положения 22, синхронизатор 23 и третий сумматорСистема работает следующим образом . В блоки хранения кода 1 и 3 предварительно заносятся код адреса ячейки блока памяти 1, в которой хр.анится код, соответствующий максимальной скорости движения исполнительного механизма 21 ,(слово МАКС) и код пути разгона-торможения (слово ПУРТ) соответственно. В блок хранения кода 2 заносится код (модуль и знак) задаваемого перемещения (слово КЗП), В блоки умножения 16 и 18 заносятся расчетные коэффициенты К, и К соответственно „ По сигналу, поступающему от синхронизатора 23, в блок хранения кода поступает код от датчика положения 22„ Блок сравнения 6 определяет режим отработки заданного перемещения в зависимости от его 5 величины по выражению РЕЖ(КЗП1-2и ПУРТ/ Если результат сравнения, неот рицателеу, что соответствует трапецеидальному закону изменения скорости исполнительного механизма 21 в функции времени, то сигнал управления поступает со второго выхода блока сравнения 6 на третий вход блока сравнения 7 Пусть имеем трапецеидальный закон. Сумматор 5 определяет рассогласование по положению по выражению РАСП КЗП-КДП, где КДП - код датчика положения 22, находящийся в блоке хранения кода 4„ Кроме этого, модуль слова КДП с пер вого выхода блока хранения кода Ц поступает на вход дифференциатора 15, где производится вычисление при ращения содержимого блока хранения кода k за цикл работы системы, кото рое в начальном случае равно нулю. Затем код нуля после умножения в бл ке умножения 16 на коэффициент К поступает на второй вход сумматора 2, В блоке сравнения 7 происходит сравнение кодов, поступающих на его входы по выражению А-,ПУРТ-1КДП (, Если результат сравнения неотрицателен, что соответствует участку ра гона, то со второго выхода блока сравнения 7 управление передается на третий вход логического блока 12 с выхода которого поступает код КД на вход блока формирования адреса 13. Блок формирования адреса 13 осу ществляет обращение к ячейке блока памяти l по адресу 1+1 . В данном случае код адреса равен единице. Код, содержащийся в выбранной ячейке (слово ФНК), является модулем з,Дания скорости. Он посту пает на первый вход сумматора 2k, на его третий вход поступает знак задания скорости, а на четвертый знак действительной скорости. В момент поступления на- вход сумматора 2k слова ФНК происходит сравнение заданной и действительной скорости и определение рассогласования по ск рости. Затем результат сравнения ум ножается в блоке умножения 18 на коэффициент KQ. В интеграторе 17 вычисляются интеграл от кода рассогласования. За тем полученные коды алгебраически суммируются в сумматоре ig. Полученный код поступает на вход блока управления 20 (широтно-импульсного преобразователя). После этого наступает очередной цикл вычислений, а блок управления 20 преобразует полученный в предыдущем цикле код в длительность импульсов, число которых зависит от длительности цикла и выбранной частоты преобразования блока управления 20. Импульсы поступают на соответствующую группу токовых ключей блока управления 20 и исполнительный механизм 21 приводится в движение о В момент начала очередного цикла, определяемый синхронизатором 23, происходит запись содержимого датчика положения 22 в блок хранения кода k, Аналогично описанному выше производятся соответствующие вычисления, выбирается из блока памяти код задания скорости, сравнивается с кодом, пропорциональным действительной скорости исполнительного механизма 21 и далее осуществляются те же преобразования. Происходит разгон исполнительного механизма 21 с постоянным ускорением, определяемым функцией задания скоростио Разгон исполнительного механизма 21 происходит до тех пор, пока результат сравнения в блоке сравнения 7 налетает отрицательным, что свидетельствует об окончании участка разгона и перехода на участок движения с постоянной скоростью. Улравление в результате этого с первого выхода блока сравнения 7 передается на вход блока сравнения 9 в которого, сравниваются коды Лд выражению A3 lPACf1lПУРТ. Если результат сравнения положителен, управление со второго выхода блока сравнения поступает на вход логического блока 10, который выдает код ячейки МАКС. Далее вступают в работу блоки описано выше. Обращение по адресу МАКС в каждом цикле или движение исполнительного механизма 21 с постоянной скоростью происходит до тех пор, пока результат сравнения не равен нулю. В этот момент управление с первого выхода блока сравнения 9 поступает на третий вход логического блока 11, В результате на вход блока формироваНия адреса 13 поступает код РАСП|, который и является адресом ячейки блока памяти U. Начинается процесс торможения исполнительного механизма 21. При торможении используется 7 та же функция задания скорости, что и при разгоне, отличие в том, что при разгоне адреса увеличиваются от первого до максимального, а при тор можении уменьшаются от максимального до нулевого В ячейке блока памяти 14 с нулевым адресом хранится нулевое значение функции задания ск рости. В результате привод тормозится с заданным ускорением. Если задаваемоэ перемещение.тако во, что величина .ПУРТ отрицательная, то имеем треугольный закон изменения скорости исполнител ного механизма 21..Отличие работы системы в этом случае в том что уп равление передается с первого вь1хода блока сравнения 6 на вход блока сравнения 8, где сравнивается коды по выражению А2 1КДПt-1РАСП1. Если результат сравнения отрицателен, то управление со второго выхода бло ка сравнения 8 поступает на вход ло гического блока 12, который выдает на вход блока формирования адреса 13 код слова fКДП I, Блок формирования адреса 13«формирует адрес АДР и обращается к блоку памяти 14. Далее система работает как описано выше Разгон исполнительного механизма 21 происходит до тех пор, пока результат сравнения в бло ке сравнения 8 не равен нулю и управление передано с первого выхода блока сравнения 8 на вход логическо го блока 11, который выдает на вход блока формирования адреса 13 код 1 РАСП I, являющийся адресом блока памяти 14. Происходит npdqecc торможения исполнительного механизм 21 до нулевой скорости,. . Использование данной системы управления позволяет наряду с высоким быстродействием получить высокую то ность и надежность приводов и следовательно получить сущестЕзенный экономический эффект„ Формула изобретения Цифровая позиционная система со держащая блоки хранения кода, первый сумматор-, блоки сравнения, логические блоки и последовательно со диненные второй сумматор, блок управления и исполнительный механизм, выход которого механически связан с датчиком положения, причем вход пеового блока хранения кода соедине 1 С первым входом системы, а выход с первым входом первого логического блока, вход второго блока хранения кода - со вторым входом системы, первый выход - с первым входом первого сумматора, а второе вйход - со вторым входом первого сумматора и с первым входом первого блока сравнения, вход третьего блока хранения кода с третьим входом системы, а выход со вторым входом первого блока сравнения и с первым входом второго блока сравнения, первый выход первого сумматора подключен к первым входам третьего и четвертого блоков сравнения и второго логического блока, вторые входы которых соединены соответственно с первым выходом четвертого блока хранения кода, с выходом третьего блока хранения кода и с первым выходом третьего блока сравнения, а третьи входы - с первым выходом первого блока сравнения, с первым выходом второго блока сравнв ния и с первым выходом четвертого блока сравнения, второй выход которого подключен ко второму входу первого логического блока, вторые выходы третьего и второго блоков сравнения соединены соответственно с первым и вторым йходами третьего логического блока, третий вхр которого подключен к второму входу второго блока сравнения, к третьему входу первого сумматора и к первому выходу четвертого блока хранения кода, второй выход которого соединен с четвертым входом первого сумматора, первый и второй входы - с ccioTBejствующими выходами датчика положения, третий вход через синхронизатор - GO вторым выходом блока управления, а второй выход первого блока сравнения подключен к третьему входу второго бло.ка сравнения, отличающаяся тем, что, с целью повышения точности и расширения функциональных возможностей в систему введены первый блок умножения и последовательно соединенные блок формирования адреса, блок памяти, третий сумматор и интегратор, выход которого подключен к первому входу второго сумматора, а также последовательно соединенные, дифференциатор и .второй блок умножения, выход которого подключен ко второму входу третьего сумматора, третий и .четвертый входы которого соединены соответственно со вторым выходом первого сумматора и со вторым выходом четвертого блока хранения кода, а выход через первый блок умножения со вторым входом второго сумматора, причем вход дифференциатора подключен к первому выходу четвертого бло ка хранения кода, а входы блока фор мирования адреса - к выходам соответствующих логических блоков.

. «

Источники информации, принятые во внимание при экспертизе

5 № , кл. G 05 В 11/06, 1976.

2.Патент Великобританииff 1А92576, кл. G 05 В 13/02, опублик, 1977 (прототип).