УСТРОЙСТВО ШИФРОВАНИЯ ДВОИЧНОЙ ИНФОРМАЦИИ "АЛБЕР" Российский патент 1994 года по МПК H04L9/00 

Изобретение относится к криптографическим преобразованиям и может быть использовано в связных, вычислительных и информационных системах для криптографического закрытия двоичной информации.

Цель изобретения - упрощение аппаратной реализации устройства шифрования до возможности его размещения на микросхеме, содержащей не более 2 тысяч вентилей, а также использование ключа такой длины, которая обеспечивает невозможность его опробывания за разумное время.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство шифрования двоичной информации содержит 8-разрядный ключевой регистр 1, 8-разрядный информационный регистр 2, блок 3 четырехразрядный функционального преобразования f, первый, второй, третий четырехразрядные сумматоры 4-6 по модулю два, 8r-разрядный регистр и 7 и N-разрядный регистр 8.

Устройство шифрования двоичной информации работает следующим образом.

Выработка полубайта шифрограммы Ш осуществляется следующим образом.

1. В 8-разрядный информационный регистр 2 из N-разрядного регистра 8 записываются восемь бит, например, младших, b_j1, . . . , b_j8 (или два полубайта, а₂ (1), а₁ (1)) исходной информации. Здесь b₁, . . . , b_N - содержимое N-разрядного регистра 8, b_j = 0,1, j = 1, N.

2. Устройство работает пять циклов, все циклы работы идентичны. В i-й, 1 <= i <= s цикл работы к сумме i-го (по модулю 2n) полубайта ключевого регистра 1 и i-го (по модулю 2r) полубайта ключевого регистра 7 прибавляется сумма первого и второго полубайтов 8-разрядного информационного регистра 2, полученная схема преобразуется блоком 3 и результат записывается в 8-разрядный информационный регистр 2 на освободившееся место после сдвига его содержимого на один полубайт в сторону младших разрядов (вправо). После i-го цикла содержимое 8-разрядного информационного регистра 2 следующее:
a₂ ( i + 1 ) = f ( k_i(mod2n) +
+ t_i(mod2r) + ( a₁ ( i ) + a₂ ( i ) ),
a₁ ( i + 1 ) = a₂ ( i ), i = > 1, где а₂(i), a₁(i) - два полубайта 8-разрядного информационного регистра 2 перед началом i-го цикла, 1 <= i < = s;
a₂(i), a₁(i) - исходное состояние регистра 2;
а₂(s+1), a₁(s+1) - результирующее состояние регистра 2,
k₁, . . . , k_2n - 2n полубайт - n -байтного ключа,
t₁, . . . , t_2r - 2r полубайт содержимого регистра 2;
+ - сложение полубайтов по модулю 2 либо 2⁴,
f - функция 2⁴-значной логики (система 4-двоичных функций от 4-двоичных переменных);
a₁ ( i ), a₂ ( i ), k_i, t_i( - { 0,1, . . . , 1,5 } , i = > 1.

Если выбрать третий четырехразрядный сумматор 6 по модулю 2⁴, а первый и второй четырехразрядные сумматоры 4 и 5 по модулю 2, к ключевому полубайту прибавлять сначала полубайт из регистра 7, а затем уже сумму полубайтов регистра 2, то после i-го цикла содержимое 8-разрядного информационного регистра 2 следующее:
a₂(i+1)= f(k_i(mod2n)⊕ t_i(mod2r)⊕ (a₁(i)a₂(i)),
a₁( i + 1 ) = a₂ ( i ), i = > 1
⊕ - поразрядное сложение полубайтов по модулю 2;
- сложение полубайтов по модулю 2⁴.

3. Сумма полученных в 8-разрядном информационном регистре 2 после s-го цикла двух полубайт а₁(s+1), a₂(s+1) является полубайтом шифргаммы Ш, т. е. Ш= a₁(s+1)a₂(s+1).

В блоке 3 реализуется функция 2⁴-значной логики, представленная в дизъюнктивной форме системой четырех двоичных функций y₁, . . . , y₄ от четырех двоичных переменных х₁, . . . , х₄, y₁, x = 0,1, i = 1,4.

В качестве функционального преобразования f можно выбрать, например, следующее:
y₁ = x₁x₄ v x₁x₂x₄ v x₁x₂x₃x₄ v x₁x₂x₃x₄
y₂ = x₂x₃ v x₂x₃x₄ v x₁x₂x₃x₄ v x₁x₂x₃x₄
y₃ = x₁x₂x₃ v x₁x₃x₄ v x₁x₂x₃ v x₁x₃x₄
y₄ = x₂x₃x₄ v x₁x₂x₃ v x₁x₂x₃ v x₂x₃x₄
Увеличение числа циклов работы устройства шифрования повышает уверенность в криптографической надежности зашифрования информации, т. е. в том, что никому не удастся расшифровать сообщение за время, меньшее чем полное опробование всех возможных вариантов n-байтного ключа. Вместе с тем, чем больше циклов работает устройство для выработки одного полубайта шифргpаммы, тем меньше его производительность. Это дает возможность выбора между риском и производительностью. Рекомендуется выбирать число 5 циклов работы устройства шифрования в пределах от 4n до 16n, где n - длина ключа в байтах. Реальная длина ключа - от 8 до 16 байт.

Для выработки следующего полубайта шифргаммы используются 8 бит b_j1, . . . , b_j8 следующего состояния N-разрядного регистра 8.

В качестве N-разрядного регистра 8 можно выбрать 15-разрядный регистр сдвига со следующей линейной функцией максимального периода 2-¹⁵1 в обратной связи: b₁₆ = b₁ ⊕ b₂. Если текущее состояние регистра сдвига обозначить через b₁, . . . , b₁₅, где b_i = 0, 1, 1 = 1,15, то следующее состояние регистра сдвига будет b₂, . . . , b₁₅, b₁⊕ b₂.

В 8r-разрядный регистр 7 записывается представленное в двоичном виде текущее время (месяц, число, час, минута, секунда) или случайное число, выработанное датчиком случайных чисел. Вместе с временем или случайным числом можно записывать также и номер передающего абонента. Реальная длина регистра 87 - 4-8 байт. Очередное состояние 8r-разрядного регистра 7 используется для выработки 2^N-1 полубайт шифргаммы Ш, после чего в 8r-разрядный регистр 7 записывается новое время или новое случайное число.

При использовании единого времени оно не должно повторяться все время действия ключа. Например, если ключ действует один год, то время должно включать в себя месяц, если ключ действует несколько лет, то также и год.

После установки нового состояния в 8r-разрядный регистр 7 устройство шифрования формирует новое начальное состояние N-разрядного регистра 8. В случае 15-разрядного битного двоичного регистра сдвига можно предложить следующую процедуру формирования нового начального состояния.

Устройство шифрования прокручивается 5 циклов, как это было описано. Полученные после m-го, 3m-го, 5m-го, 7m-го циклов, где m это целая часть числа 8^-1 s, 4 полубайта
а₂ ( m + 1 ) + a₁ ( m + 1 ),
a₂ ( 3m + 1 ) + a₁ ( 3m + 1 ),
a₂ ( 5m + 1 ) + a₁ ( 5m + 1 ),
a₂ ( 7m + 1 ) + a₁ ( 7m + 1 ) записываются в регистр 8. В старшие два бита полубайта а₂ ( 7m + 1 ) + a₁ ( 7m + 1) принудительно записываются знаки 1. Так как в выбранном регистре 8 всего 15 разрядов, то четвеpтый бит последнего полубайта не используется.
Очередное состояние 8r-разрядного регистра 7 и новое исходное состояние 15-разрядного двоичного регистра 8 сдвига используются для выработки 2¹⁴-полубайт (-2¹⁶ бит) шифргаммы, после чего требуется обновление состоянии регистров 7 и 8.

Шифргамма Ш складывается по модулю 2 с представленным в двоичном виде открытым сообщением А. Полученное зашифрованное сообщение В = А ⊕ Ш вместе с заполнением 8r-разрядного регистра 7 передается получателю.

Принимающий абонент устанавливает в 8r-разрядный регистр 7 своего устройства шифрования принятые r байт и вырабатывает описанным способом шифргамму Ш. Затем принимающий абонент складывает ее по модулю 2 с принятым зашифрованным сообщением В и получает открытое сообщение А = В ⊕ Ш. (56) Сяо Д. , Керр Д. и Мэдник С. Защита ЭВМ. М. : Мир, 1982, с. 137-162.

Использование: в технике криптографических преобразований в связных, вычислительных и информационных системах для криптографического закрытия двоичной информации. Сущность изобретения: устройство содержит n-байтный ключевой регистр 1, однобайтный информационный регистр 2, блок 3 функционального преобразования, первый, второй, третий четырехразрядные сумматоры 4 - 6 по модулю два, r-байтный регистр 7, N-битный регистр 8. Обеспечивается возможностью реализации устройства на микросхеме, содержащей всего лишь 2 тыс. вентилей, использования ключа такой длины, которая обеспечивает невозможность его опробования за разумное время. Устройство улучшает криптографические и эксплуатационные параметры устройства шифрования. 2 з. п. ф-лы, 1 ил.

1. Устройство шифрования двоичной информации, содержащее ключевой регистр и последовательно соединенные блок многоразрядного функционального преобразования f и информационный регистр, отличающееся тем, что в нем ключевой регистр выполнен в виде n-разрядного ключевого регистра, информационный регистр выполнен в виде 8-разрядного информационного регистра, блок многоразрядного функционального преобразования f выполнен в виде блока 4-разрядного функционального преобразования, при этом в него введены первый, второй и третий 4-разрядных сумматора и r-разрядный регистр, причем выход ключевого регистра подключен к первому входу первого сумматора, выход которого подключен к первому входу второго сумматора, выход второго сумматора подключен к входу блока 4-разрядного функционального преобразования f, выход которого подключен к второму четырехразрядному входу информационного регистра, оба четырехразрядных выхода которого подключены к двум входам третьего сумматора, выход третьего сумматора подключен к второму входу первого сумматора, если r-разрядный регистр подключен к второму входу второго сумматора, или к второму входу второго сумматора, если r-разрядный регистр подключен к второму входу первого сумматора. 2. Устройство по п. 1, отличающееся тем, что в него дополнительно введен N-разрядный регистр, причем 8-разрядный выход N-разрядного регистра подключен к входу 8-разрядного информационного регистра. 3. Устройство по п. 1, отличающееся тем, что вход N-разрядного регистра подключен к выходу третьего четырехразрядного сумматора.