УСТРОЙСТВО ШИФРОВАНИЯ ДВОИЧНОЙ ИНФОРМАЦИИ "АЛБЕР" Российский патент 1995 года по МПК H04K1/00 

Изобретение касается криптографических преобразований и может быть использовано в связных, вычислительных и, информационных системах для криптографического закрытия двоичной информации.

Целью изобретения является шифрование информации блоками различной длины с использованием ключа такой длины, которая обеспечивает невозможность его опробования за разумное время.

На фиг. 1-4 представлены структурные схемы устройства шифрования двоичной информации для m 1,2,3 и 4 -байтного информационного регистра соответственно.

Устройство шифрования содержит mp-байтный информационный регистр 1, np-байтный ключевой регистр 2, блок 3 8р-разрядного функционального преобразования функции F, первый 8р-разрядный сумматор 4 по модулю 2^8р, 8р-разрядный сумматор 5 по модулю 2, второй и третий 8р-разрядные сумматоры 6 и 7 по модулю 2^8р.

На фиг. 5-8 представлены структурные схемы устройств расшифрования, содержащие те же блоки.

Устройство шифрования двоичной информации работает следующим образом.

При m=1 р байт исходной информации записываются в информационный регистр 1. Устройство шифрования работает n циклов, после которых содержимое р-байтного информационного регистра 1 является результирующей информацией. Все циклы работы устройства шифрования идентичны. В i-й цикл 1 <= i < n, к содержимому р-байтного информационного регистра 1 прибавляется по модулю 2^8р содержимое i-й р-байтной ячейки ключевого регистра 2, сумма преобразуется блоком 3, и результат записывается в р-байтный информационный регистр 1.

Если содержимое np-байтного ключевого регистра 2 обозначить через Y₁,Y_n, a p-байтного информационного регистра 1 в i-й цикл через а (i), то в (i+1)-й цикл содержимое р-байтного информационного регистра 1 станет
a(i+1) F(a(i)y_i) где a(i) Y_i [0,1,2^8p-1] i > 1;
сложение по модулю 2^8р;
F функция 2^8р значной логики,
При m 2 2р-байт исходной информации записываются в 2р-байтный информационный регистр 1. Устройство шифрования работает n циклов, после которых содержимое 2р-байтного информационного регистра 1 является результирующей информацией. Все циклы работы устройства шифрования идентичны. В i-й цикл 1 < i < n к содержимому второй р-байтной ячейки 2р-байтного информационного регистра 1 прибавляется по модулю 2^8рсодержимое i-й р-байтной ячейки ключевого регистра 2, сумма преобразуется функциональным преобразованием 3, к результату прибавляется по модулю 2 содержимое первой р-байтной ячейки 2р-байтного информационного регистра 1, и полученная сумма записывается на место второй р-байтной ячейки информационного регистра 1, содержимое которого предварительно сдвинуто на 8р двоичных разрядов в сторону младших разрядов (вправо).

Если содержимое 2р-байтного информационного регистра i в 1-й цикл обозначить через а₂(i), а₁(i), то в i+1-й цикл содержимое 2р-байтного информационного регистра 1 станет
a₂(i+1) F(a₂(i)y_i) ⊕ a₁ (i) где а₁ (i+1)=a₂(i), ⊕ сложение по модулю 2.

При m= 3 3p-байт исходной информации записываются в 3р-байтный информационный регистр 1. Устройство шифрования работает n-циклов, после которых содержимое 3р-байтного информационного регистра 1 является результирующей информацией. Все циклы работы устройства шифрования идентичны. В i-й цикл, 1 < i < n, к сумме по модулю 2^8р содержимых второй и третьей р-байтных ячеек 3р-байтного информационного регистра 1 прибавляется по модулю 2^8р содержимое i-й р-байтной ячейки ключевого регистра 2, сумма преобразуется функциональным преобразованием 3, к результату прибавляется по модулю 2 содержимое первой р-байтной ячейки информационного регистра 1, и полученная сумма записывается на место третьей р-байтной ячейки информационного регистра 1, содержимое которого предварительно сдвинуто на 8р разрядов в сторону младших разрядов (вправо).

Если содержимое 3р-байтного информационного регистра 1 в i-й цикл обозначить через (а₃(i),a₂(i), a₁(i), то в i+1-й цикл содержимое информационного регистра 1 станет
a₃(i+1) F(a₃(i)a₂(i)y_i) ⊕ a₁ (i)
а₂(i+1) а₃(i), a₁(i+1) a₂(i)
При m 4 4р байт исходной информации записываются в информационный регистр 1. Устройство шифрования работает в n циклов, после которых содержимое 4р-байтного информационного регистра 1 является результирующей информацией. Все циклы работы устройства шифрования идентичны. В i-й цикл 1 < i < n к сумме по модулю 2^8р содержимых второй, третьей и четвертой р-байтных ячеек информационного регистра 1 прибавляется по модулю 2^8р содержимое i-й р-байтной ячейки ключевого регистра 2, сумма преобразуется функциональным преобразованием 3, к результату прибавляется по модулю 2 содержимое первой р-байтной ячейки информационного регистра 1 и полученная сумма записывается на место m-й р-байтной ячейки информационного регистра 1, содержимое которого предварительно cдвинуто на 8р разрядов в сторону младших разрядов (вправо).

В i+1-й цикл содержимое m p-байтного информационного регистра 1 станет
a₄(i+1) F(a₄(i)a₃(i)a₂(i)y_i) ⊕ a₁ (i) a_m-1(i+1) a_m(i), a₁(i+1)
a₂(i).

Рекомендуется выбирать значение р в границах от 2 до 16, m от 1 до 8, t (длина ключа, из которого вырабатываются nр байт заполнения ключевого регистра) от 4 до 32. Эти границы не критичны. Однако следует помнить, что при выборе больших значений р,m, t следует увеличивать длину ключевого регистра n, определяющую количество циклов работы устройства шифрования, а следовательно и скорость обработки информации.

Длина n nр-байтного ключевого регистра выбирается исходя из значений t и m. Например, если 4 <t < 16, то рекомендуется выбирать n > 16 при m 1 и n > 32 при 2 < m < 8. Если 17 < t < 32, то n > 32 при m 1 и n > 64 при 2 < m < 8. Если 33 < t < 64, то n > 64 при m > 1 и n > 128 при 2 < m < 8.

При выборе значения n надо руководствоваться правилом: чем больше n, тем надежнее шифруется информация.

np-байт заполнения ключевого регистра 2 формируются из байт ключа x₁,x_t, например, путем повторения байт ключа.

Использование: в области криптографических преобразований в связных, вычислительных и информационных системах для криптографического закрытия двоичной информации. Сущность изобретения: устройство шифрования двоичной информации содержит 8m-p-байтный информационный регистр, 8n-p-байтный ключевой регистр, блок 8-разрядного функционального преобразования функций F, первый 8p-разрядный сумматор по модулю 2. 8p-разрядные сумматоры по модулю 2, второй и третий 8p-разрядные сумматоры по модулю 2. Использование периодического криптографически сложного обновления ключа и рекурентного способа выработки исходных состояний с зашифрованной начальной позиции позволит надежно скрыть любую информацию о ключе и тем самым существенно улучшит эксплуатационные параметры устройства шифрования. 4 с. п. ф-лы, 8 ил.

1. Устройство шифрования двоичной информации, содержащее 8 mp-разрядный информационный регистр, ключевой регистр и блок многоразрядного функционального преобразования (ФП), отличающееся тем, что в нем при m 1 информационный регистр выполнен в виде 8 p-разрядного, ключевой регистр выполнен в виде 8 np-разрядного, блок многоразрядного ФП выполнен в виде 8 p-разрядного, при этом введен 8 p-разрядный сумматор по модулю 2^8p, выход 8 np-разрядного ключевого регистра и выход 8 p-разрядного информационного регистра подключены соответственно к первому и второму входам 8 p-разрядного сумматора по модулю 2^8p, выход которого через блок 8 p-разрядного ФП подключен к входу 8 p-разрядного информационного регистра. 2. Устройство шифрования двоичной информации, содержащее 8 mp-разрядный информационный регистр, ключевой регистр и блок многоразрядного ФП, отличающееся тем, что в нем при m 2 информационный регистр выполнен в виде 16 p-разрядного, ключевой регистр выполнен в виде 8 np-разрядного, блок многоразрядного ФП выполнен в виде 8 p-разрядного, при этом введены 8 p-разрядные сумматоры по модулю 2^8p и модулю 2, выход которого подключен к второму 8 p-разрядному входу 16 p-разрядного информационного регистра, второй 8 p-разрядный выход которого подключен к первому входу 8 p-разрядного сумматора по модулю 2^8p, к второму входу которого подключен выход 8 np-разрядного ключевого регистра, выход 8 p-разрядного сумматора по модулю 2^8p через блок 8 p-разрядного ФП подключен к первому входу 8 p-разрядного сумматора по модулю 2, к второму входу которого подключен первый 8 p-разрядный выход 16 p-разрядного информационного регистра. 3. Устройство шифрования двоичной информации, содержащее 8 mp-разрядный информационный регистр, ключевой регистр и блок многоразрядного ФП, отличающееся тем, что в нем при m 3 информационный регистр выполнен в виде 24 p-разрядного, ключевой регистр выполнен в виде 8 np-разрядного, блок многоразрядного ФП выполнен в виде 8 p-разрядного, при этом введены первый и второй 8 p-разрядные сумматоры по модулю 2^8p и 8 p-разрядный сумматор по модулю 2, выход которого подключен к третьему 8 p-разрядному входу 24 p-разрядного информационного регистра, третий и второй 8 p-разрядные выходы которого подключены соответственно к первому и второму входам второго 8 p-разрядного сумматора по модулю 2^8p, выход которого подключен к первому входу первого 8 p-разрядного сумматора по модулю 2^8p, к второму входу которого подключен выход 8 np-разрядного ключевого регистра, выход первого 8 p-разрядного сумматора по модулю 2^8p через блок 8 p-разрядного ФП подключен к первому входу 8 p-разрядного сумматора по модулю 2, к второму входу которого подключен первый 8 p-разрядный выход 24 p-разрядного информационного регистра. 4. Устройство шифрования двоичной информации, содержащее 8 mp-разрядный информацонный регистр, ключевой регистр и блок многоразрядного ФП, отличающееся тем, что в нем при M= > 4 информационный регистр выполнен в виде 8 mp-разрядного, ключевой регистр выполнен в виде 8 np-разрядного, блок многоразрядного ФП выполнен в виде 8 p-разрядного, при этом введены первый, второй и третий 8 p-разрядные сумматоры по модулю 2^8p и 8 p-разрядный сумматор по модулю 2, выход которого подключен к m-му 8 p-разрядному входу 8 mp-разрядного информационного регистра, m-й 8 p-разрядный выход которого подключен к первому входу второго 8 p-разрядного сумматора по модулю 2^8p, 2-й и r-й (3 < r < m 1) 8 p-разрядные выходы 8 mp-разрядного информационного регистра подключены к входам третьего 8 p-разрядного сумматора по модулю 2^8p, выход которого через второй вход второго 8 p-разрядного сумматора по модулю 2^8p подключен к первому входу первого 8 p-разрядного сумматора по модулю 2^8p, к второму входу которого подключен выход 8 np-разрядного ключевого регистра, выход первого 8 p-разрядного сумматора по модулю 2^8p подключен через блок 8 p-разрядного ФП к первому входу 8 p-разрядного сумматора по модулю 2, к второму входу которого подключен первый 8 p-разрядный выход 8 mp-разрядного информационного регистра.