УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ ПАМЯТИ Российский патент 1994 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано в устройствах адресации памяти в средствах вычислительной техники.

В качестве устройства, выбранного прототипом к предлагаемому изобретению, принимается устройство, соcтоящее из n регистров условных адресов и n схем сравнения (где n - количество блоков памяти), регистра последнего адреса, схемы сравнения последних адресов, счетчиков условных и физических адресов, мультилексора и дешифратора.

Недостатками данного способа и устройства являются большие затраты на оборудование устройств, реализованных по данному способу, в случае повышения эффективности конфигурации памяти (число блоков памяти обратно пропорционально их емкости).

Целью изобретения является повышение эффективности устройств для адресации памяти при сравнительно небольших затратах на оборудование.

Устройство конфигурации памяти, реализующее предложенный способ, содержащее n линеек элементов, где n - число разрядных шин адреса, в каждую линейку входит регистр порядковых номеров разрядов адреса, схема сравнения, соединенная информационными входами с различными шинами адреса и выходами регистра неисправной области памяти, и блок управления, вводятся в каждую линейку первые и вторые триггеры, элементы И, сумматоры по модулю два и мультиплексор, причем входная разрядная шина адреса соединена с инверсным входом второго триггера и первыми входами сумматоров по модулю два, второй вход и выход первого сумматора по модулю два соединены соответственно с выходом второго триггера и входом первого элемента И, другой вход и выход последнего соединены соответственно с выходом и информационным входом первого триггера, первый и второй входы второго элемента И соединены соответственно с выходами первого и второго триггеров, второй вход и выход второго сумматора по модулю два соединены соответственно с выходом второго элемента И и соответствующими порядковому номеру разряда адреса информационными входами мультиплексоров, адресные входы которых соединены с выходами соответствующих регистров линеек, информационные и синхронизирующие входы последних соединены соответственно с адресными и соответствующими разрядными выходами блока управления, первый, второй и третий выходы и входы данных последнего соединены соответственно с третьими входами вторых элементов И, с синхронизирующими и установочными входами первых и вторых триггеров, синхронизирующим входом первых триггеров и выходами последних, информационные, управляющие и сбросовый входы регистра области неисправной памяти соединены соответственно с разрядными, четвертым и пятым выходами блока управления, шестой и седьмой выходы последнего соединены соответственно с управляющим входом схемы сравнения и шиной "Занято", выходы мультиплексоров и схемы сравнения соединены с соответствующими разрядными шинами адреса памяти и шиной "Недействительный адрес". Существенными признаками предлагаемых изобретений являются изменения порядка подключения разрядных шин условных адресов к шинам физического адреса памяти с инвертированием сигналов отмеченных разрядов, имеющих нулевые значения сигналов, причем отмеченные разряды подключаются к шинам старших разрядов физического адреса.

Данные операции проводятся с целью создания адресного пространства неисправной области памяти, смещенной в сторону старших разрядов и выраженной единичными значениями старших разрядов условных адресов памяти. Обращение к области неисправной памяти блокируется сигналом "Недействительный адрес".

Покажем на примере выполнение операций для адресации памяти.

Ниже приведена таблица 1 кодов неисправных ячеек памяти.

Отмеченные разряды кодов условных адресов - 1, 2, 5, 8.

В таблице 2 приведен порядок подключения шин физических адресов к шинам условных адресов после проведения операций адресации.

На фиг.1 представлена структурная схема включения устройства в систему процессор - оперативная память, на которой изображены процессор 1, устройство 2 конфигурации памяти и оперативная память 3.

На фиг.2 представлена функциональная схема каналов преобразования адресов, на которой изображены первая группа элементов И 4₁, 4₂,...,4_i, 4_i+1,.. . , 4_k, первая группа сумматоров по модулю два 5₁, 5₂,...,5_i, 5_i+1,...,5_k, регистр отмеченных разрядов кодов условных адресов, состоящий из триггеров 6₁, 6₂,..,6_i, 6_i+1,...,6_k, регистр адресного кода первой неисправной ячейки памяти, состоящий из триггеров 7₁, 7₂,...,7_i, 7_i+1,...,7_k, вторая группа элементов И 8₁, 8₂,...,8_i, 8_i+1,...,8_k, вторая группа сумматоров по модулю два 9₁, 9₂,...,9_i, 9_i+1,...,9_k, группа регистров условных адресов 10₁, 10₂, ...,10_i, 10_i+1,...,10_k и группа мультиплексоров подключения шин физического адреса 11₁, 11₂,...,11_i, 11_i+1,...,11_k, блок 12 управления, регистр 13 области неисправной памяти и блок 14 сравнения.

На фиг.3 представлена функциональная схема блока 12 управления, включающая счетчик 15 операций, двоичный счетчик 16, счетчик 17 переадресации, триггер 18 конфигурации, триггер 19 синхронизации, дешифратор 20 операций, дешифратор 21, мультиплексор 22, сумматор по модулю два 23, элементы И 24-28 и элементы ИЛИ 29-33.

На фиг.4 представлен алгоритм работы устройства.

Рассмотрим назначение узлов схем устройства. Группы элементов И 4₁,..., 4_k и сумматоров по модулю два 5₁,...,5_k предназначены для отметки разрядов входного кода адреса. Отметка разрядов осуществляется путем гашения триггеров 6₁, ...,6_k в случае несравнения значений разрядов входного кода адреса со значением соответствующих разрядов в регистре, включающем триггеры 7₁,.. .,7_k (при обнаружении первой неисправной ячейки памяти в процессе тестового контроля в регистре триггеров 6₁,...,6_kустанавливаются единичные значения, а в регистре триггеров 7₁, ...,7_k - инверсные значения кода адреса). После окончания тестового контроля единичные значения, установленные на соответствующих триггерах 6₁,...,6_k, соответствуют отмеченным разрядам входного кода адреса. Группы элементов И 8₁,...,8_k и сумматоров по модулю два 9₁,..., 9_k служат для инвертирования отмеченных разрядов кода адреса, соответствующих кодам 11, установленных на соответствующих триггерах 6, 7. Группа регистров 10₁,...,10_k необходима для хранения порядковых номеров разрядных шин входного кода адреса, подключенного через мультиплексоры 11₁,...,11_k к шинам адреса памяти.

Блок 12 управления служит для выработки управляющих сигналов, необходимых для формирования отмеченных разрядов входных шин адреса, занесения кодов в регистры 10₁,...,10_k и формирования кода неисправностей области памяти.

Регистр 13 необходим для хранения кода неисправной области памяти.

Блок 14 сравнения предназначен для сравнения кода на шинах входного адреса с кодом информации, установленной в регистре 13, и в случае, если последний код меньше первого, вырабатывается сигнал "Недействительный адрес".

Счетчик 15 служит для задания кодов режимов работы устройства. Различаются следующие режимы работы:
код 00 - режим установки последовательно возрастающих кодов порядковых номеров разрядных шин адреса в соответствующие регистры 10₁,...,10_k. Данный режим предназначен для подготовки устройства к тестовой проверке памяти;
код 01 - режим отметки разрядов входного адреса;
код 10 - режим установки в регистры 10₁,...,10_k последовательно возрастающих кодов порядковых номеров шин адреса, соответствующих неотмеченным разрядам;
код 11 - режим установки в регистры 10₁,...,10_k последовательно возрастающих кодов порядковых номеров шин адреса, соответствующих отмеченным разрядам.

Счетчик 16 предназначен для определения кодов порядковых номеров шин адреса при занесении информации в соответствующие регистры 10₁,...,10_k.

Счетчик 17 служит для выработки кодов адреса порядковых номеров регистров 10₁,...,10_k, определяющих занесение информации в последние.

Триггер 18 предназначен для фиксации условия конфигурации памяти, устанавливается в состояние "1" при обнаружении в последней неисправных ячеек.

Триггер 19 необходим для выработки сигналов синхронизации в режимах, определенных кодами 00, 10, 11, установленными на счетчике 15.

Дешифратор 20 операций предназначен для дешифрации кодов, установленных на счетчике 15.

Дешифратор 21 необходим для выработки сигналов занесения информации в регистры 10₁,...,10_k и 13.

Мультиплексор 22 служит для выработки разрешающих сигналов, возбуждающих счетный вход счетчика 17, и управляющего входа дешифратора 21.

Сумматор 23 по модулю два и элементы И 24,...,28 и ИЛИ 22,...,33 предназначены для возбуждения управляющих входов счетчиков 16, 15, 17, триггеров 18 и 19 и дешифратора 21 при выполнении устройством различных режимов работы.

Для рассмотрения работы устройства введем обозначения переменных Х и функций Y блока 12 управления. Х₁ - входной сигнал "Пуск"; Х₂ - сигнал синхронизации Со; Х₃ - сигнал "Сбой", Х₄ - сигнал "Конец теста"; Х₅ - сигнал переполнения счетчика 17; Х₆ - сигнал переполнения счетчика 16; Х₇ - выходной сигнал мультиплексора 22; Y₁ - сигнал возбуждения счетного входа счетчика 16; Y₂ - сигнал возбуждения управляющего входа счетчика 16; Y₃ - сигнал гашения счетчика 16; Y₄ - сигнал возбуждения счетного входа счетчика 17; Y₅ - сигнал гашения счетчика 17; Y₆ - сигнал возбуждения счетного входа счетчика 15; Y₇ - сигнал гашения счетчика 15; Y₈ - выходной сигнал "Занято"; Y₉ - сигнал управления дешифратора 21; Y₁₀ - сигнал установки в "1" триггера 19; Y₁₁ - сигнал гашения триггера 19; Y₁₂ - сигнал установки в "1" триггера 18; Y₁₃ - сигнал гашения триггера 19; Y₁₄ - выходной сигнал установки кода адреса на триггерах 7₁,...,7_k и единичных значений на тpиггерах 6₁, ...,6_k; Y₁₅ - сигнал гашения триггеров 6₁,...,6_k, соответствующих разрядам триггеров 7₁,...,7_k, не совпадающих в режиме отметки с сигналами на соответствующих разрядах входных шин адреса.

Работа устройства осуществляется в соответствии с алгоритмом, представленным на фиг.4.

Рассмотрим работу устройства.

В состоянии 1 проверяется условие Х₁ = 1, при выполнении которого устройство переходит в состояние 2. В состоянии 2 вырабатываются функции Y₃, Y₅, Y₇, Y₁₀, Y₁₃ = =1 и устройство переходит в состояние 3.

В состоянии 3 проверяется условие Х₂ = =1, при выполнении которого устройство переходит в состояние 4, в противном случае - в состояние 6.

В состоянии 4 проверяется условие Х₇ = =1, при выполнении которого устройство переходит в состояние 5, в противном случае - в состояние 3.

В состоянии 5 вырабатываются функции Y₁, Y₂, Y₄ = 1 и устройство переходит в состояние 3.

В состоянии 6 проверяется условие Х₅ = =1, при выполнении которого устройство переходит в состояние 7, в противном случае - в состояние 3.

В состоянии 7 вырабатываются функции Y₆, Y₁₁ = 1 и устройство переходит в состояние 8.

В состоянии 8 проверяется условие Х₄ = =1, при выполнении которого устройство переходит в состояние "Конец конфигурации", в противном случае - в состояние 9.

В состоянии 9 проверяется условие Х₃ = =1, при выполнении которого устройство переходит в состояние 10, в противном случае - в состояние 8.

В состоянии 10 вырабатываются функции Y₁₂, Y₁₄, Y₁₅ = 1 и устройство переходит в состояние 11.

В состоянии 11 проверяется условие Х₃ = 1, при выполнении которого устройство переходит в состояние 12, в противном случае - в состояние 13.

В состоянии 12 вырабатывается функция Y₁₄ = 1 и устройство переходит в состояние 11.

В состоянии 13 проверяется условие Х₄ = 1, при выполнении которого устройство переходит в состояние 14, в противном случае - в состояние 11.

В состоянии 14 вырабатываются функции Y₆, Y₁₀ = 1 и устройство переходит в состояние 15.

В состоянии 15 проверяется условие Х₂ = 1, при выполнении которого устройство переходит в состояние 16.

В состоянии 16 вырабатываются функции Y₁, Y₂ = 1 и устройство переходит в состояние 17.

В состоянии 17 проверяется условие Х₇ = 1, при выполнении которого устройство переходит в состояние 18, в противном случае - в состояние 15.

В состоянии 18 вырабатываются функции Y₁, Y₂, Y₄, Y₉ = 1 и устройство переходит в состояние 19.

В состоянии 19 проверяется условие Х₆ = 1, при выполнении которого устройство переходит в состояние 20, в противном случае - в состояние 15.

В состоянии 20 проверяется условие Х₂ = 1, при выполнении которого устройство переходит в состояние 24.

В состоянии 21 вырабатываются функции Y₁, Y₂ = 1 и устройство переходит в состояние 22.

В состоянии 22 проверяется условие Х₇ = 1, при выполнении которого устройство переходит в состояние 23, в противном случае - в состояние 20.

В состоянии 23 вырабатываются функции Y₁, Y₂, Y₃, Y₉ = 1 и устройство переходит в состояние 20.

В состоянии 24 проверяется условие Х₅ = 1, при выполнении которого устройство переходит в состояние 25, в противном случае - в состояние 20.

В состоянии 25 вырабатываются функции Y₃, Y₇, Y₁₁ = 1 и устройство переходит в состояние "Конец конфигурации".

Положительным эффектом от использования предлагаемого изобретения является повышение эффективности конфигурации памяти при сравнительно низких затратах на оборудование.

Изобретение относится к вычислительной технике и может быть использовано в устройствах для адресации памяти в средствах вычислительной техники. Целью изобретения является повышение эффективности устройств конфигурации при сравнительно небольших затратах на оборудование. Цель достигается тем, что в процессе тестового контроля памяти производится фиксация в регистрах кодов адресов неисправных ячеек памяти, осуществляется отметка в зафиксированных кодах адресов разрядов, имеющих неизменные единичные и нулевые значения, с последующим инвертированием последних. Путем переключения адресных шин производится изменение порядковых номеров разрядов адреса таким образом, чтобы отмеченные разряды соответствовали старшим разрядам адреса памяти, причем данные разряды фиксируются единичными значениями в старших разрядах регистра области неисправной памяти. При работе устройства производится сравнение входного кода адреса с кодом, установленным в регистре неисправной области памяти, и, если последний код меньше входного кода, вырабатывается сигнал "Недействительный адрес", блокирующий обращение к памяти. 4 ил., 2 табл.

УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ ПАМЯТИ, содержащее группу регистров порядковых номеров разрядов адреса, регистр адреса первой неисправной ячейки, выходы которого соединены с первыми входами элементов И первой группы, регистр кода неисправной области памяти, выходы которого подключены к первой группе информационных входов блока сравнения, и блок управления, отличающееся тем, что, с целью повышения эффективности устройства за счет уменьшения числа незадействованных ячеек памяти, в него введены вторая группа элементов И, группы сумматоров по модулю два, регистр отмеченных разрядов условных адресов и группа мультиплексоров, первые входы сумматоров по модулю два первой группы соответственно объединены с второй группой информационных входов блока сравнения, с информационными входами регистра адреса первой неисправной ячейки и первыми входами сумматоров по модулю два второй группы и являются входами устройства, выходы сумматоров по модулю два второй группы подключены к информационным входам всех мультиплексоров группы, выходы которых являются адресными выходами устройства, вторые входы сумматоров по модулю два первой группы соединены с выходами регистра адреса первой неисправной ячейки, а выходы - с первыми входами элементов И второй группы, выходы которых подключены к информационным входам регистра отмеченных разрядов условных адресов, выходы которого соединены со вторыми входами элементов И первой и второй групп и информационными входами блока управления, первая группа выходов которого подключена соответственно к третьим входам элементов И первой группы, входами сброса регистра отмеченных разрядов условных адресов, информационными и синхровходам регистра порядковых номеров разрядов адреса, управляющему и установочному входам регистра неисправной области памяти и выходу "Занято" устройства, вторая группа выходов блока управления соединена соответственно с синхровходами регистров отмеченных разрядов условных адресов, адреса первой неисправной ячейки, порядковых номеров разрядов адреса, кода неисправной области памяти и разрешающим входом блока сравнения, выход которого является выходом "Недействительный адрес" устройства, третья группа выходов блока управления подключена к соответствующим информационным входам регистра кода неисправной области памяти, выходы регистра порядковых номеров разрядов адреса и выходы элементов И первой группы соединены с соответствующими вторыми входами сумматоров по модулю два второй группы.