УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА ИНФОРМАЦИИ С ПРОЦЕССОРОМ Российский патент 1994 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано для ввода цифровой информации в процессор обработки в реальном или квазиреальном масштабе времени.

Известно устройство для сопряжения источника информации с процессором, содержащее блок памяти, буферный регистр, регистр уставки, сумматор, схему сравнения, мультиплексор, счетчики адресов записи и чтения, триггеры записи и чтения, три логических элемента И, по одному логическому элементу И-НЕ, НЕ, две линии задержки, входные и выходные шины, шины готовности, а также триггер слежения, вход установки которого связан с выходом "меньше" схемы сравнения, а вход сброса - с выходом "больше" той же схемы [1]. Недостаток данного устройства - сброс последнего в исходное состояние при полной загрузке блока памяти и нулевом состоянии счетчика чтения, что приводит к потере информации в объеме емкости блока памяти. Устройству присуща также и некоторая избыточность оборудования.

Наиболее близким по технической сущности к заявляемому является устройство, единственное отличие которого от вышеописанного заключается в том, что входы триггера слежения подключены к прямым выходам триггеров чтения и записи, что позволяет устранить потери информации [2].

Недостаток известного устройства заключается в избыточности оборудования из-за включения в состав устройства дополнительного триггера слежения, что увеличивает габариты, стоимость и снижает надежность устройства.

Цель изобретения - устранение избыточности оборудования.

Цель достигается тем, что в устройстве, содержащем блок памяти, информационные входы которого соединены с входными шинами устройства, адресные входы - с выходами мультиплексора, вход управления - с выходом первого элемента задержки и входом сброса триггера записи, а выходы подключены к информационным входам буферного регистра, вход занесения которого связан со счетным входом счетчика чтения, первой шиной готовности и инверсным выходом триггера чтения, причем прямой выход последнего через второй элемент задержки связан с первым входом первого элемента И, выход которого подключен к входу сброса триггера чтения, к входу установки последнего подключена шина чтения, а шина записи соединена с первым входом второго элемента И, второй вход которого связан с выходом элемента И-НЕ, второй вход последнего соединен с вторым входом третьего элемента И и выходом схемы сравнения, выход третьего элемента И подключен к входам сброса обоих счетчиков и элемента НЕ, выход последнего связан с вторым входом первого элемента И, третий вход которого связан с входом первого элемента задержки и инверсным выходом триггера записи, прямой выход которого подключен к счетному входу счетчика записи, кроме того, выходы триггера записи подключены к управляющим входам мультиплексора, а выходы счетчика записи связаны с первыми входами мультиплексора, сумматора и схемы сравнения, вторые входы которой связаны с вторыми входами мультиплексора и выходами счетчика чтения, вторые входы сумматора соединены с выходами регистра уставки, входы которого связаны с выходными шинами интерфейса процессора, входные шины последнего соединены с выходами буферного регистра, выход второго элемента И подключен к входу установки триггера записи, а выход переноса сумматора - к второй шине готовности, прямой выход триггера чтения связан с первым входом третьего элемента И, а инверсный - с первым входом элемента И-НЕ.

На чертеже изображена функциональная схема предложенного устройства.

Устройство содержит информационные входы 1, соединенные с информационными входами блока 2 памяти, адресные входы которого связаны с выходами мультиплексора 5, а выходы - с информационными входами буферного регистра 3. Выход последнего является выходом устройства и через выходные шины 4 подключен к входным шинам интерфейса процессора. Выходы счетчика 6 чтения связаны с вторыми входами мультиплексора 5 и схемы 9 сравнения. Выходы счетчика 7 записи соединены с первыми входами мультиплексора 5, схемы 9 сравнения, сумматора 8, а выход переноса последнего подключен к второй шине 19 готовности. Вторые входы сумматора 8 связаны с выходами регистра 10 уставки, входы которого через входные шины 17 соединены с выходными шинами интерфейса процессора. Прямой и инверсный выходы триггера 12 чтения соединены с первыми входами элементов И 24 и И-НЕ 23 соответственно, а вторые входы последних подключены к выходу схемы 9 сравнения. Выход элемента 23 И-НЕ связан с вторым входом элемента И 22, первый вход которого соединен с шиной 20 записи, а выход - с входом установки триггера 11 записи. Выходы последнего подключены к управляющим входам мультиплексора, кроме того, его прямой выход связан со счетным входом счетчика 7 записи, а инверсный - с третьим входом элемента И 13 и через элемент 15 задержки - с управляющим входом блока памяти и своим входом сброса. Выход элемента И 24 подключен к входам установки в ноль счетчиков 6, 7 и входу элемента НЕ 16, выход которого связан с вторым входом элемента И 13. Выход последнего соединен с входом сброса триггера 12, установочный вход которого подключен к шине 21 чтения, а прямой выход через элемент 14 задержки связан с первым входом элемента И 13. Инверсный выход триггера 12 чтения соединен со счетным входом счетчика 6 чтения, входом занесения буферного регистра 3 и первой шиной 18 готовности.

Устройство работает следующим образом.

В исходном состоянии счетчики 6, 7, триггер 11 находятся в состоянии "0", триггер 12 - в состоянии "1". Элемент И 13 заперт логическим "0" с выхода элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтения. В регистр 10 уставки занесен из процессора дополнительный код глубины заполнения блока 2 памяти. На шинах 18, 19 готовности - логический "0". Вторая шина 19 готовности включена в систему прерываний процессора. При поступлении на входы 1 устройства первого информационного слова синхроимпульс его сопровождения поступает на шину 20 записи и через открытый элемент И 22 устанавливает триггер 11 записи в состояние "1". Последний переключает мультиплексор 5 на направление счетчика 7 записи и через вторую линию 15 задержки подает команду на управляющий вход блока 2 памяти, а затем сбрасывается в исходное состояние "0". Элемент И 13, находящийся в цепи чтения, на время операции записи блокируется сигналом с инверсного выхода триггера 11, что делает невозможным чтение из блока 2 памяти. Задний фронт сигнала с прямого выхода триггера 11 поступает на счетный вход счетчика 7 записи и наращивает его состояние на единицу, подготавливая тем самым следующий адрес для блока 2 памяти. Вследствие увеличения кода счетчика 7 на выходе схемы 9 сравнения появляется логический "0", который блокирует элементы И-НЕ 23 и И 24. Сигнал с выхода последнего поступает на вход элемента НЕ 16, на выходе которого появляется логическая "1", и на второй вход элемента И 13 и разблокирует его. Сигнал с выхода последнего поступает на вход сброса триггера 12 и устанавливает его в состояние "0". Передний фронт сигнала с инверсного выхода последнего поступает на вход занесения буферного регистра 3, и информация из блока памяти переписывается в буферный регистр 3, при этом на первой шине готовности появляется логическая "1", сообщая процессору о наличии информации в устройстве. Второе и последующие информационные слова, поступающие в устройство, числом не более чем задано в регистре 10 записываются в блок памяти аналогично. В этот период процессор, если он освободился от решения других задач, анализирует состояние первой шины 18 готовности и в случае наличия логической "1" на последней снимает информацию с выходных шин 4 буферного регистра 3. Строб приема информации в процессор поступает по шине 21 чтения на вход установки триггера 12 чтения и устанавливает его в состояние "1". При этом сигнал с инверсного выхода триггера 12 поступает на счетный вход счетчика 6 чтения и наращивает его состояние на единицу. Прямой выход триггера 12 через элемент 14 задержки выставляет запрос на вывод очередного слова из блока 2 памяти в буферный регистр 3. Если в блоке памяти есть информация и в этот момент не идет операция записи, то запрос удовлетворяется, сигнал с выхода элемента И 13 сбрасывает в ноль триггер 12 чтения, следующее слово переписывается в буферный регистр 3 и снова на шине 18 возникает сигнал готовности. По сигналам на первой шине готовности процессор может принять всю информацию из устройства или только ее часть (возможно нулевую). В последнем случае при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, занесенный в регистр 10, возникает логическая "1". Последняя по шине 19 поступает в систему прерываний процессора и вызывает на выполнение программу приема из устройства, которая, как было выше описано, считывает всю информацию из устройства до конца. При съеме последнего слова с выходных шин 4 вследствие равенства кодов счетчиков на выходе схемы 9 сравнения появляется логическая "1", которая открывает логические элементы И-НЕ 23 и И 24. Так как последней операцией была операция чтения из устройства, то триггер 12 чтения находится в состоянии "1" вследствие наличия элемента 14 задержки, и сигнал с его прямого выхода через открытый элемент И 24 поступает на вход установки в ноль счетчиков 6, 7 и элемента НЕ 16. Таким образом, устройство установлено в исходное состояние. Если процессор игнорирует сигналы на первой шине 18 готовности и в регистре 10 уставки задана максимальная глубина заполнения блока 2 памяти, то после записи по максимальному адресу счетчик 7 записи устанавливается на минимальный адрес и сигнал равенства с выхода схемы 9 сравнения открывает элементы И-НЕ 23, И 24. Так как триггер 12 чтения находится при этом в состоянии "0", то логический "0" с выхода элемента И-НЕ 23 закрывает элемент И 22 и запись в устройство приостанавливается до считывания из устройства хотя бы одного слова. Если время реакции процессора на прерывание меньше периода следования синхроимпульсов записи, то потери информации не происходит, если больше, то не следует задавать максимальную глубину заполнения блока памяти.

Благодаря элементу 14 задержки триггер 12 чтения на момент появления сигнала равенства после операции чтения находится в состоянии "1" и тем самым однозначно определяет состояние устройства, что позволяет использовать его в качестве триггера слежения.

Изобретение относится к вычислительной технике и может быть использовано для ввода в процессор цифровой информации в реальном масштабе времени или предварительно записанной на магнитный носитель. Изобретение исключает избыточность оборудования, что уменьшает массу, габариты, стоимость и повышает надежность устройства. Это достигается тем, что прямой выход триггера чтения связан с первым входом третьего элемента И, а инверсный - с первым входом элемента И - НЕ. Устройство содержит блок памяти, мультиплексор, счетчики и триггеры записи и чтения, буферный регистр, регистр уставки, сумматор, схему сравнения, элементы И, И - НЕ, НЕ, два элемента задержки. 1 ил.

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА ИНФОРМАЦИИ С ПРОЦЕССОРОМ, содержащее блок памяти, информационные входы которого соединены с входными шинами данных устройства, адресные входы - с выходами мультиплексора, а вход управления - с выходом первого элемента задержки и входом сброса триггера записи, выходы блока памяти подключены к информационным входам буферного регистра, вход занесения которого связан со счетным входом счетчика чтения, первой шиной готовности устройства и инверсным выходом триггера чтения, прямой выход которого через второй элемент задержки связан с первым входом первого элемента И, выход которого подключен к входу сброса триггера чтения, к входу установки которого подключена шина чтения устройства, а шина записи устройства соединена с первым входом второго элемента И. второй вход которого связан с выходом элемента И - НЕ, второй вход которого соединен с вторым входом третьего элемента И и выходом схемы сравнения, причем выход третьего элемента И подключен к входам сброса счетчиков записи и чтения и элемента НЕ, выход которого связан с вторым входом первого элемента И, третий вход которого связан с входом первого элемента задержки и инверсным выходом триггера записи, прямой выход которого подключен к счетному входу счетчика записи, прямой и инверсный выходы триггера записи подключены к управляющим входам мультиплексора, выходы счетчика записи связаны с первыми входами данных мультиплексора, сумматор и схемы сравнения, вторые входы данных которой связаны с вторыми входами данных мультиплексора и выходами счетчика чтения, вторые входы данных сумматора соединены с выходами регистра установки, входы которого связаны с выходными шинами интерфейса процессора, входные шины последнего соединены с входами буферного регистра, причем выход второго элемента И подключен к входу установки триггера записи, а выход переноса сумматора - к второй шине готовности устройства, отличающееся тем, что прямой выход триггера чтения связан с первым входом третьего элемента И, а инверсный - с первым входом элемента И - НЕ.