Устройство для сопряжения источника информации с процессором Советский патент 1990 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано для ввода цифровой информации в систему обработки в реальном масштабе времени или предварительно записанной на носитель, например на магнитную ленту.

Цель изобретения - расширение функциональных возможностей за счет обеспечения возможности ввода информации в процессор в реальном масштабе времени

На чертеже изображена функциональная схема предложенного устройства.

Устройство содержит информационные входы устройства 1, блок 2 памяти,буферный регистр 3, выходные шины 4, мультиплексор 5, счетчик 6 чтения, счетчик 7 записи, сумматор 8, блок 9 сравнения, регистр 10 уставки, триггер 11 знписи, триггер 12 чтения, эле- мент И 13, элементы задержки 14, 15, элемент НЕ 16, входная шина 17, тины

18, 19 готовности, шины 20, 21 записи и чтенияо

Устройство работает следующим образом

В исходном состоянии счетчики 6,7 и триггер 11 находятся в состоянии О, триггер 12 - в состоянии 1. Элемент И 13 заперт логическим О с элемента НЕ 16„ Мультиплексор 5 подключен на направление счетчика чтения 6 о В регистр 10 уставки занесен из процессора код глубины заполнения блока 2 памяти На шинах 18, 19 готовности логический Вторая шина готовности 19 подключена к блоку прерывания процессора с

При поступлении на вход устройства 1 первого информационного слова синхроимпульс его сопровождения поступает на шину 20 записи устройства и устанавливает триггер 11 записи в состояние I Триггер 11 переключает мультиплексор 5 на направление счетчика 7

(Л

СП

sl

ОЭ

31571

ft через вторую линию задержки 15 fer команду записи на вход записи бло- ka 2 памяти, а затем устанавливает себя (триггер 11 записи) в исходное сое- тояние Элемент И 13, состоящий в цепи чтения, на время операции записи блокируется сигналом с инверсного выхода триггера 11 записи, Задний фронт сигнала с прямого выхода триггера 11 J записи поступает на счетный вход счетчика записи и тем самым наращивает его состояние на единицу, подготавливая следующий адрес записи,для блока 2 памяти. Вследствие наличия разных ко-1 дов на входах схемы 9 сравнения на ее выходе появится логический О, который через элемент НЕ 16 откроет элемент И 13 .г сигнал с выхода последнего установит в нуль триггер 12 Передний2 фронт с инверсного выхода триггера чтения поступит на вход записи буферного регистра 3, а информация из блока памяти 2 перепишется в буферный регистр 3, при этом на первой шине 18 2 готовности появится логическая 1, сообщая процессору о наличии информации в устройстве. Второе и последующие информационные слова, поступающие на вход .устройства числрм не более, чем задано в регистре 10 уставки, будут с отработаны устройством аналогичным образоМо В этот период процессор„если он освободится от решения других задач, анализирует состояние первой ши- , 18 готовности и-в случае, наличия

ны

логической на последней процессор снимает информацию с выходных шин 4 буферного регистра 3„ Строб приема информации з процессор поступает на д шину 21 чтения и устанавливает триггер чтения в состояние 1 Прямой выход триггера 12 чтения через первую линию задержки t4 выставляет запрос на вывод

очередного слова из блока 2 памяти в буферный регистр 3„ Если в блоке памяти есть хоть одно слово и в этот момент не идет операция записи, т„е. триггер записи находится в состоянии О, то сигнал с выхода элемента И 13 сбрасывает в нуль триггер 12 чтения, который тем самым заносит очередное слово из блока памяти 2 в буферный регистр 3.

При съеме последнего слова с буфер ного регистра 3 код счетчика 7 чтения совпадает с кодом счетчика 6 записи, и на выходе схемы 9 сравнения появится сигнал равенства, который своим

передним фронтом установит счетчики 6, 7 записи и чтения в нуль и через элемент НЕ 16 заблокирует элемент И Т3„ Триггер 1.2 чтения остается в состоянии 1, а первая шина готовности 18 - в состоянии

Если процессор занят решением других задач и не анализирует1 состояние первой шины 18 готовности, то при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, занесенный в регистр 10 уставки, возникает логическая 1, которая по второй шине 19 готовности поступает в блок прерываний процессора и вызывает на выполнение программу приема из устройства, которая, как было описано, считывает информацию из устройства до конца

Предложенное устройство позволяет осуществлять съем информации с выходных шин без предварительного запроса непосредственно по команде Прием, что позволяет применять данное устройство для работы с ЭВМ любой архитектуры о

Формула изобретения

Устройство для сопряжения источника информации с процессором, содержащее блок памяти, мультиплексор,блок сравнения, счетчик записи, счетчик чтения, триггер записи, триггер чтения, элемент И, адресный вход блока памяти подсоединен к выходу мультиплексора, первая группа информационных входов которого соединена с первой группой входов блока сравнения и с группой выходов счетчика записи, вторая группа информационных входов мультиплексора соединена с второй группой входов блока сравнения и с группой выходов счетчика чтения, причем S-вход триггера записи подсоединен к входу устройства для подключения к шине записи источника цифровой информации, инверсный выход триггера записи соединен с первым входом элемента И, а S-вход триггера чтения подключен к входу устройства для подключения к выходу Чтение данных процессора, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения возможности ввода информации в про-

5157

цессор в реальном масштабе времени, в него введены буферный регистр, регистр уставки, сумматор, элемент НЕ, два элемента задержки, причем группа информационных входов буферного регистра соединена с группой выходов блока памяти, группа информационных входов которого соединена с группой информационных входов устройства для подключения к выходной шине данных источника информации, вход записи буферного регистра соединен с выходом устройства для подключения к входу готовности чтения процессора, счетным входом счетчика чтения и инверсным выходом триггера чтения, прямой выход которого соединен с входом первого элемента задержки, выход которого связан с вторым входом элемента И, выход которого подключен к R-входу триггера чтения, третий вход элемента И соединен с выходом элемента НЕ, вход которого соединен с входами сброса счетчиков чтения и записи .и выходом Равно

01

блока сравнения, прямой и инверсный выходы триггера записи подключены к управляющим входам мультиплексора,прямой выход триггера записи подключен к счетному входу счетчика записи, а инверсный выход триггера записи соединен с входом второго элемента задержки, выход которого соединен с R-входом

Q триггера записи и входом записи блока памяти, группа выходов счетчика записи соединена с первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с группой выходов регистра ус5

тавки, группа информационных входов которого соединена с входом устройства для подключения к выходной шине данных процессора, выход буферного регистра подсоединен к выходу устройства для подключения к входной шине данных процессора, а выход переноса сумматора соединен с выходом устройства для подключения к входу прерывания процес- сорао

Изобретение относится к вычислительной технике и может быть использовано для ввода цифровой информации в систему обработки в реальном масштабе времени или предварительно записанной на носитель. Цель изобретения заключается в расширении функциональных возможностей за счет обеспечения возможности ввода информации в процессор в реальном масштабе времени. Устройство содержит блок памяти, мультиплексор, счетчики записи и чтения, триггеры записи и чтения, блок сравнения, сумматор, буферный регистр, регистр уставки, два элемента задержки, элемент И, элемент НЕ. 1 ил.