УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ ПОСЛЕДОВАТЕЛЬНОСТИ ЦИФРОВЫХ ИНФОРМАЦИОННЫХ СЛОВ Российский патент 1997 года по МПК G06F11/00 

Изобретение относится к вычислительной технике и может быть использовано как средство контроля и отладки цифровых устройств при их разработке, производстве и эксплуатации, для отладки программно-аппаратных комплексов и микропроцессорных систем, а также для построения логических анализаторов.

Известно устройство для распознавания последовательности цифровых информационных слов [1] содержащее блок адресации, адресные выходы и выход записи которого подключены соответственно к входам трех блоков памяти, информационные входные шины которых объединены и подключены к входной информационной шине устройства, а выходы блоков памяти через элемент и подключены к входу блока управления.

Недостатком устройства является ограниченный контроль цифровой последовательности из-за малого количества распознаваемых слов в последовательности.

Известно устройство для распознавания последовательности цифровых информационных слов [2] содержащее блок начальной загрузки, информационные выходы которого подключены соответственно к информационным входам первого и второго мультиплексоров информационных слов, выходы которых подключены соответственно к адресным входам первого и второго запоминающих устройств с произвольной выборкой, информационные входы их подключены к входной информационной шине, выход блока начальной загрузки подключен ко входу регистра текущего уровня, выход которого подключен ко входу формирователя очередного уровня, адресные выходы которого подключены к другим адресным входам первого и второго запоминающих устройств с произвольной выборкой, выходы которых подключены через элемент и к входу выбора регистра текущего уровня.

Недостатком устройства является наличие только одной команды распознавания, что позволяет обнаруживать лишь единственный запрограммированный вариант последовательности из множества приемлемых, что в свою очередь, требует от оператора дополнительных усилий по определению этого единственного варианта и не позволяет увеличить количество слов в распознаваемой последовательности сверх количества хранимых эталонов.

Техническим результатом предлагаемого изобретения является увеличение полноты контроля за счет увеличения общего количества распознаваемых вариантов последовательности, в которых каждый из хранимых эталонов используется несколько раз в ином порядке следования.

Результат достигается тем, что в устройство для распознавания последовательности цифровых информационных слов (УРПС), содержащее блок начальной загрузки, первая и вторая группы информационных выходов которого подключены соответственно к первым группам информационных входов первого и второго мультиплексоров информационных слов, вторые группы информационных входов которых подключены к входной шине информационных слов, выходы их подключены соответственно к первым группам адресных входов первого и второго блоков памяти команд, выход выбора блока начальной загрузки подключен соответственно к входам выбора первого и второго мультиплексоров информационных слов, первый и второй информационные выходы его подключены соответственно к первому и второму информационным входам первого блока памяти команд, третий и четвертый информационные выходы его подключены соответственно к первому и второму информационным входам второго блока памяти команд, выход записи блока начальной загрузки подключен к входам записи первого и второго блоков памяти команд, первые информационные выходы которых подключены соответственно к первому и второму входам первого элемент И, вторые группы адресных входов их и группа адресных входов формирователя продвинутого уровня подключены к группе выходов регистра текущего уровня, введены мультиплексор начальной загрузки, блок памяти уровней переходов, мультиплексор очередного уровня, второй элемент И, первый и второй элементы ИЛИ, причем третья группа информационных выходов и выход записи блока начальной загрузки подключены соответственно к группе информационных входов и входу записи блока памяти уровней переходов, группа адресных входов которого подключена к группе выходов регистра текущего уровня, группа информационных выходов блока памяти уровней переходов подключена к первой группе информационных входов мультиплексора начальной загрузки, вторая группа информационных входов и вход выбора которого подключены соответственно к четвертой группе информационных выходов и выходу выбора блока начальной загрузки, группа выходов мультиплексора начальной загрузки подключена к первой группе информационных входов мультиплексора очередного уровня, вторая группа информационных входов которого подключена к группе выходов формирователя продвинутого уровня, группа выходов мультиплексора очередного уровня подключена к группе входов регистра текущего уровня, при этом вторые информационные выходы первого и второго блоков памяти команд подключены к первому и второму входам второго элемента И, третьи входы первого и второго элементов И объединены и являются входом синхронизации устройства, выход первого элемента И подключен к первому входу первого элемента ИЛИ, выход второго элемента И подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу записи блока начальной загрузки, выход второго элемента ИЛИ подключен к входу выбора мультиплексора очередного уровня и ко второму входу первого элемента ИЛИ, выход которого подключен к входу синхронизации регистра текущего уровня.

Описанная структура использует две команды распознавания входных слов на соответствие двум различным эталонам и позволяет создать ветвящиеся программы распознавания, что в свою очередь позволяет увеличить общее количество слов в распознаваемой последовательности путем многократного использования каждого из эталонов с изменением порядка их следования.

На фиг. 1 приведена структурная схема устройства распознавания последовательности цифровых информационных слов; на фиг. 2 вариант принципиальной электрической схемы устройства.

Устройство (фиг. 1) содержит первый 1 и второй 3 мультиплексоры информационных слов, блок 2 начальной загрузки, блок 4 памяти уровней переходов, мультиплексор 5 начальной загрузки, мультиплексор 6 очередного уровня, регистр 7 текущего уровня, формирователь 8 продвинутого уровня, первый 9 элемент ИЛИ, второй 10 элемент ИЛИ, первый 11 и второй 12 блоки памяти команд, первый 13 и второй 14 элементы И, входную информационную шину 15, вход 16 синхронизации устройства, подключенный к третьим входам первого 12 и второго 13 элементов И, первые и вторые группы информационных выходов блока 2 начальной загрузки подключены соответственно к первым группам информационных входов первого 1 и второго 3 мультиплексоров информационных слов, вторые группы информационных входов которых подключены к входной шине 15, выход выбора блока 2 подключен к входам выбора мультиплексоров 1, 3, 5, выход записи блока 2 подключен к входам записи первого 11 и второго 12 блоков памяти команд и блока 4 памяти уровней, первый и второй информационные выходы блока 2 подключены соответственно к первым и вторым информационным входам первого блока 11, третий и четвертый информационные выходы блока 2 подключены соответственно к первому и второму информационным входам второго блока 12, третья группа информационных выходов и блока 2 подключена к группе информационных входов блока 4, четвертая группа информационных выходов блока 2 подключена к второй группе информационных входов мультиплексора 5, первая группа информационных входов которого подключена к группе выходов блока 4, группа выходов мультиплексора 5 начальной загрузки подключена к первой группе информационных входов мультиплексора 6 очередного уровня, группа выходов мультиплексора 6 подключена к группе входов регистра 7 текущего уровня, группа выходов которого подключена к группе адресных входов блока 4, вторым группам адресных входов первого 11 и второго 12 блоков и группе входов формирователя 8 продвинутого уровня, группа выходов последнего подключена к второй информационной группе мультиплексора 6, группы выходов мультиплексоров 1 и 3 подключены к первым группам адресных входов первого 11 и второго 12 блоков, первые выходы которых подключены к первому и второму входам первого элемента И 13, вторые выходы их подключены к первому и второму входам второго элемента И 14, третьи входы первого 13 и второго 14 элементов подключены к входу 16 синхронизации устройства, выходы первого 13 и второго 14 элементов И подключены соответственно к первым входам элементов ИЛИ 9, 10, выход первого 9 элемента ИЛИ подключен ко входу синхронизации регистра 7, выход второго 10 элемента ИЛИ подключен к входу выбора мультиплексора 6 и ко второму входу первого 9 элемента ИЛИ, второй вход элемента 10 подключен к выходу записи блока 2 начальной загрузки.

Используются следующие условные обозначения:
А первая группа информационных входов мультиплексоров 1, 3.

B вторая группа информационных входов мультиплексоров 1, 3.

A0:A3 группа адресных входов блока 4 памяти уровней переходов.

A0:A7, A8:A11 группа адресных входов блоков 11, 12 памяти.

C0:C7 разряды младшего байта входного слова.

C8:C15 разряды старшего байта входного слова.

Выб вход управления выбором группы входов мультиплексоров 1, 3, 5.

Д_вх информационный вход блоков 11, 12 памяти команд.

Д_вых информационный выход блоков 11, 12 памяти команд.

З_п вход управления записью в блоки 4, 11, 12 памяти.

Синхр. вход синхронизации блока 7 и элементов 13, 14.

Мультиплексоры 1, 3 информационных слов (микросхемы D3:D6 принципиальной схемы) выполняют две функции. На этапе программирования используются информационные входы группы B (входы 0.0, 0.1, 0.2, 0.3 микросхем D3:D6) для передачи данных от блока 2 начальной загрузки на адресные входы блоков 11, 12 памяти команд. Тем самым задается адрес программируемой ячейки памяти, куда затем записываются признаки команд ПРОДВИЖЕНИЕ и ПЕРЕХОД. В режиме распознавания мультиплексоры 1, 3 информационных слов соединяют адресные входы блоков 11, 12 памяти команд с информационными входами группы А (входы 1.0, 1.1, 1.2, 1.3 микросхем D3:D6), которые связаны с источником анализируемой последовательности цифровых кодов (C0:C7, C8:C15). Выбором группы A или B управляет оператор с помощью тумблера блока 2 начальной загрузки (сигнал ПРОГР. РЕЖИМ на принципиальной схеме).

Блок 2 начальной загрузки (блок программирования) используется на подготовительном этапе работы УРПС и служит для загрузки оператором эталонных кодов в блоки 11, 12 памяти УРПС, память и регистр текущего уровня. Может быть выполнен в виде специальной клавиатуры или набора тумблеров и блока постоянного напряжения, обеспечивающих выдачу параллельных двоичных кодов в сопровождении сигнала записи. В авторском варианте данные начальной загрузки поступают из ПЭВМ через управляемые буферы (микросхемы D1, D2, D10, D16), обеспечивающие развязку магистрали передачи данных начальной загрузки и внутренних магистралей УРПС. Шины данных, связывающие блок 2 с мультиплексорами 1, 3 информационных слов, содержат по восемь разрядов, шины данных, связывающие блок 2 с памятью 4 уровней и мультиплексором 5 начальной загрузки, содержит по четыре разряда.

Блок 4 памяти уровней (микросхема D13 серии К531РУ8) предназначен для хранения номеров уровней, на которые устройство переходит с текущего уровня при обнаружении во входной последовательности условия команды ПЕРЕХОД. Представляет собой память с произвольной выборкой с организацией 16 х 4 разряда.

Мультиплексор 5 начальной загрузки (микросхема D8, D11 серии 531КП11 с элементом HE на входе выбора DCE) служит для обеспечения загрузки регистра 7 текущего уровня от блока 2 начальной загрузки при программировании устройства. При распознавании на выходах мультиплексора 5 начальной загрузки присутствует информация блока 4 памяти уровней.

Мультиплексор 6 очередного уровня служит для подключения входов регистра 7 текущего уровня к одному из двух источников информации: к формирователю 8 продвинутого уровня или к выходам мультиплексора 5 начальной загрузки. При опознании во входной последовательности кода команды ПЕРЕХОД выходы Д2 блоков 11, 12 памятей команд устанавливаются в состояние "логическая единица", и входы регистра 7 текущего уровня через мультиплексор 6 очередного уровня подключаются к выходам мультиплексора 5 начальной загрузки (в конечном счете
к блоку 4 памяти уровней переходов).

Регистр 7 текущего уровня служит для выбора одной из шестнадцати зон блоков 11, 12 памяти команд, с которой УРПС работает в текущий момент времени, отыскивая текущие признаки команд ПРОДВИЖЕНИЕ и ПЕРЕХОД. Значение регистра 7 текущего времени обновляется тогда, когда одновременно равны единице выходы Д1 или когда одновременно равны единице выходы Д2 блоков 11, 12 памятей команд, что происходит при опознании входного слова.

Формирователь 8 продвинутого уровня служит для подготовки кода, который будет загружен в регистр 7 текущего уровня при выполнении команды ПРОДВИЖЕНИЕ. Значение этого кода образуется путем увеличения на единицу значения кода регистра 7 текущего уровня. Формирование продвинутого уровня происходит одновременно с записью в регистр 7 текущего уровня.

Мультиплексор 6 очередного уровня, регистр 7 текущего уровня и формирователь 8 продвинутого уровня могут быть выполнены на одной микросхеме D14 серии 531ИЕ15 (при соединении 5 и 6 выводов микросхемы это четырехразрядный двоичный счетчик с параллельной загрузкой. При этом регистр 7 хранит код текущего уровня, счетчик формирует код продвинутого уровня, а сигнал ПЕРЕХОД производит параллельную загрузку данных, подключая тем самым вход регистра 7 текущего уровня к выходу мультиплексора 5 начальной загрузки. Из схемы также видно, что регистр 7 изменяет свое состояние как по команде ПРОДВИЖЕНИЕ, так и по команде ПЕРЕХОД.

Блоки 11, 12 памяти команд (микросхемы D17, D18) выполняют функцию программируемого дешифратора входных комбинаций. Блоки 11, 12 выполнены на базе БИС ОЗУ серии 132РУ12. Одна микросхема памяти половина дешифратора, работающая с одним байтом входного слова. Объединение байтовых дешифраторов в дешифратор шестнадцатиразрядного слова происходит на элементе "Логическое И" (элемент 13 или 14). Дешифраторы команд ПРОДВИЖЕНИЕ и ПЕРЕХОД взаимно независимы, хотя и выполнены на общих микросхемах D17, D18. В ячейки блоков 11, 12 для которых разряды адреса A0:A7 совпадают с интересующими оператора кодами, записываются единицы. В остальные ячейки записываются нули.

Сигнал 16 синхронизации тактовый сигнал, сопровождающий смену входных информационных слов (C0:C15).

Принцип работы устройства.

УПРС работает в двух режимах, используемых на двух этапах: подготовительном (этап программирования) и собственно распознавания.

Этап программирования служит для настройки устройства на распознавание конкретных цифровых слов, поступающих в определенной последовательности. На этом этапе оператор, используя клавиатуру блока 2 начальной загрузки, вводит эталонную информацию (т.е. задает содержимое всех ячеек памяти 4, 11, 12), чем задает программу предстоящей работы УРПС в режиме распознавания. Последним действием оператора на этом этапе является включение режима распознавания.

В режиме распознавания УРПС работает с потоком входных информационных слов в реальном масштабе времени, реализуя алгоритмы, заложенные в его регистры на этапе программирования. При распознавании УРПС автоматически просматривает слово за словом цифровые данные, поступающие на его входы, и сравнивает эти слова с двоичными эталонными кодами из числа заданных оператором на этапе программирования. Сравнение осуществляется одновременно для всех разрядов входного слова.

УРПС осуществляет распознавание последовательно на нескольких уровнях, между которыми возможны переходы. На каждом уровне производится сравнение с двумя эталонными кодами, принадлежащими только этому уровню. Если входной код не равен эталонному коду, УРПС сохраняет свое предыдущее состояние. Если входной код равен эталонному коду, то считается, что слово опознано, УРПС переходит на другой уровень распознавания и продолжает процедуру сравнения входных слов с другой парой эталонных кодов. Последовательность слов считается распознанной, когда УРПС принимает последнее условленное состояние.

Рассмотрим более подробно работу устройства.

Этап программирования.

Программирование регистра 7 текущего уровня.

Сначала блок 2 начальной загрузки устанавливает низкий уровень сигнала ПРОГР. РЕЖИМ, поступающий на вход ВЫБОР мультиплексора 5 начальной загрузки, благодаря чему четырехразрядный параллельный код из блока 2 начальной загрузки устанавливается на входах мультиплексора 6 очередного уровня и далее на входах регистра 7 текущего уровня, так как команды ПЕРЕХОД и ПРОДВИЖЕНИЕ в это время отсутствуют, поскольку считывание из блоков 11, 12 происходит только в режиме распознавания. Затем от блока 2 начальной загрузки поступает сопровождающий информацию сигнал, по фронту которого этот четырехразрядный код записывается в регистр 7 текущего уровня. На фиг. 2 сигнал поступает на 2 вывод микросхемы D15.

В режиме распознавания сигнал ПРОГР.РЕЖИМ снимается, и мультиплексор 5 начальной загрузки переключается в другое положение. При этом на его выходах оказывается информация, считанная из блока 4 памяти уровней (также четырехразрядный параллельный код). Если теперь выполнится команда ПЕРЕХОД, то эта информация запишется в регистр 7 текущего уровня. Если выполнится команда ПРОДВИЖЕНИЕ, то в регистр 7 текущего уровня запишется информация формирователя 8 продвинутого уровня.

Программирование блоков 11, 12 памяти команд поясняется на конкретном примере.

Пусть требуется запрограммировать УРПС на единичный акт распознавания любого из двух шестнадцатиразрядных двоичных слов:
00000001 00000011 (эталонный код команды ПРОДВИЖЕНИЕ) или
00000110 00000100 (эталонный код команды ПЕРЕХОД).

Шестнадцатиразрядные числа представлены каждое в виде двух байтов, при этом старшие байты слева, старшие разряды слева.

Для конкретности предположим, что указанные слова требуется обнаружить на нулевом уровне распознавания, которому соответствуют фиксированные нули в старших разрядах A8:A11 адреса (эти разряды в таблице 1 не показаны в целях упрощения и сокращения таблицы).

Для решения поставленной конкретной задачи нужно заполнить ячейки блоков 11, 12 памяти команд информацией Д1 и Д2 в соответствии с таблицей 1.

Программируются все без исключения ячейки блоков 11, 12 памяти команд. (В нашем случае 4096 ячеек в каждой из памятей 11, 12). Двенадцатиразрядный адрес памяти команд состоит из двух групп разрядов, соответствующим двум источникам формирования адресной информации. Полный адрес памяти команд формируется в два этапа: формирование четырех старших (A8:A11) и формирование восьми младших (A0:A7) разрядов. После того как полный адрес ячейки сформирован, в выбранную ячейку производится запись информации Д1, Д2 (признаки команд) от блока 2 начальной загрузки по сопровождающему сигналу.

Порядок действий при программировании блоков 11, 12 памяти команд.

Сначала в регистр 7 текущего уровня, как объяснялось выше, записывается число 0, соответствующее нулевому (начальному) уровню памяти команд. При этом адресные разряды A8:A11 обеих памятей 11, 12 принимают значение, равное нулю. Затем блок 2 начальной загрузки выставляет на шине адрес A0:A7 код 00000000 и производит запись информации Д1 и Д2 в нулевые ячейки памятей 11 и 12. Затем блок 2 начальной загрузки выставляет на шине адреса A0:A7 код 00000001 и производит запись информации Д1 и Д2 в первые ячейки памятей 11 и 12. Так в соответствии с таблицей 1 программируются 256 ячеек блока 11 памяти и 256 ячеек блока 12 памяти. Нулевой уровень распознавания запрограммирован.

Аналогично программируется первый уровень распознавания, для чего в регистр текущего уровня записывается число 1, соответствующее следующему уровню памяти команд, и записывается информация в следующие 256 ячеек блока 11 памяти и 256 ячеек блока 12 памяти. Содержание ячеек блоков памяти на первом уровне будет соответствовать другим эталонным кодам по усмотрению оператора.

Процедура продолжается для всех шестнадцати уровней (16 х 256 4096), после чего программирование блоков 11, 12 памяти команд заканчивается.

Работа блоков 11, 12 памяти команд на этапе распознавания.

Как уже говорилось, при распознавании входных слов память 11, 12 команд переводится в режим чтения. На информационных выходах Д1 и Д2 блоков 11, 12 памяти команд появляются сигналы, соответствующие таблице 1. Когда старший и младший байты входного слова принимают значения, при которых связанные с ними выходы Д1 (или Д2) одновременно равны единицы, по высокому уровню напряжения сигнала синхронизации 16 выполняется команда ПРОДВИЖЕНИЕ, поступающая от элемента 13 или ПЕРЕХОД, поступающая от элемента 14.

При распознавании память 11, 12 команд работает в режиме чтения. Когда во входной последовательности 15 встретится слово, для которого в ячейке блоков 11, 12 памяти хранится единица, исполнится соответствующая команда УРПС. По сути дела производится сравнение входного слова с картиной распределения признака команды по адресам памяти. Эталонный код команды это номер ячейки, в которой хранится единица.

В конкретном примере, приведенном в таблице 1, команда ПРОДВИЖЕНИЕ вырабатывается в случае, когда на входе будет слово 00000001 00000011. При этом из памяти 12 считывается логическая единица, хранящаяся в ячейке 00000001, а из памяти 11 одновременно считывается логическая единица, хранящаяся в ячейке 00000011. Аналогично команда ПЕРЕХОД вырабатывается в случае, когда на входе будет слово 00000110 00000100. При этом из памяти 12 считывается логическая единица, хранящаяся в ячейке 00000110, а из памяти 11 одновременно считывается логическая единица, хранящаяся в ячейке 00000100.

Четыре старшие разряда адреса (A8:A11) определяют шестнадцать зон памяти, соответствующие шестнадцати уровням распознавания. На каждом уровне запрограммированы свои условия обнаружения комбинаций. Переходя по командам ПРОДВИЖЕНИЕ или ПЕРЕХОД с уровня на уровень, память команд 11, 12 в заданной очередности перенастраивается на распознавание входных слов по новым эталонным комбинациям.

Аналогично описанному для нулевого уровня программируется и работает память 11, 12 команд на остальных пятнадцати уровнях, соответствующих состояниям регистра 7 текущего уровня.

Программирование блока 4 памяти уровней.

УРПС хранит и может переключать шестнадцать пар эталонных кодов для двух типов внутренних команд, обеспечивающих переключение уровней:
ПРОДВИЖЕНИЕ команда перехода к уровню распознавания, номер которого на единицу превышает номер текущего уровня;
ПЕРЕХОД команда перехода к произвольному (заданному оператором) уровню распознавания. Выполняется та из команд переключения уровней, для которой входное слово совпадает с эталонным кодом команд. Один из примеров программирования блока 4 памяти уровней приведен в таблице 2.

Для приведенного примера очередность значений принимаемых регистром 7 текущего уровня при исполнении команды ПЕРЕХОД будет следующая: 0, 2, 4, 6, 8, A, C, E, 1, 3, 5, 7, 9, B, D, F.тогда как при исполнении команды ПРОДВИЖЕНИЕ она была бы такая: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F.

Порядок действий при программировании блока 4 памяти уровней.

Сначала устанавливается адрес ячейки блока 4 путем записи необходимых данных в регистр 7 текущего уровня. Эта процедура описана в разделе программирования регистра 7. Затем блок 2 начальной загрузки выставляет на информационных входах памяти 4 четырехразрядный двоичный код и сопровождает его сигналом записи. Для приведенного в таблице 2 примера в ячейку с адресом 0000 записывается информация 0010, в ячейку с адресом 0010 записывается информация 0100, и т.д.

В режиме распознавания из ячейки 0000 блока 4 памяти уровней будет считан код 0010, который при наличии во входном слове кода команды ПЕРЕХОД будет записан в регистр 7 текущего уровня, в результате чего будет выбрана ячейка 0010 блока 4 памяти уровней. В свою очередь 0010 выдаст код 0100, и если выполнится команда ПЕРЕХОД, то в регистр 7 текущего уровня будет записан адрес ячейки 0100, и т.д. При наличии во входном слове кода этой команды информация из блока 4 в регистр 7 текущего уровня не попадет, так как мультиплексор 6 очередного уровня подключит ко входам регистра 7 формирователь 8 продвинутого уровня. Таким образом, сама очередность появления кодов команд ПРОДВИЖЕНИЕ и ПЕРЕХОД во втором потоке информационных слов определяет выбор уровня блоков памяти команд и набор эталонов для использования в распознавании, чего не было в прототипе с его жестко заданной последовательностью распознаваемых слов.

Наличие двух команд распознавания (вместо одной у прототипа) позволяет создавать ветвящиеся программы распознавания, что в свою очередь позволяет увеличить общее количество слов в распознаваемой последовательности, используя каждый из эталонов несколько раз в ином порядке следования. Это можно продемонстрировать на следующем примере.

Обозначим эталонный код команды ПРОДВИЖЕНИЕ на уровне K символом 1_k, эталонный код команды ПЕРЕХОД с уровня K на уровень L символом J_kl, количество уровней распознавания, хранящихся в блоке 4, символом N. В нашем случае, как и в случае прототипа, N равно 16. Конкретные иллюстрации, однако, удобнее проводить для меньших значений N, например, для N=4. Для N=4 можно запрограммировать УРПС на распознавание, например, такой последовательности:
Номер уровня 0 1 2 3 0 1 2 0 1 0 1 2 3
Код I₀, I₁, I₂, J₃₀, I₀, I₁, J₂₀, I₀, J₂₀, I₀, I₁, I₂, I₃.

В приведенной последовательности из 13 слов встречаются 7 типов слов в неповторяющейся очередности, тогда как прототип при N=4 мог бы распознать лишь последовательность из четырех слов. Очевидно, что иллюстрации можно повторить для любого N.

Для произвольного количества N уровней устройство, построенное по идеологии прототипа может распознать последовательность, состоящую из N слов. Устройство, построенное по идеологии УРПС, может распознать входную последовательность, состоящую из N²-0,5(N-1)(N-2) слов, из которых 2N-1 неповторяющиеся.

Всего прототип мог распознать последовательность из 16 неповторяющихся слов: I₀, I₁, I₂, I₃, I₄, I₅, I₆, I₇, I₈, I₉, I_A, I_B, I_C, I_D, I_E, I_F.

УРПС может распознать последовательности:
из 32 (минимум) неповторяющихся слов: I₀, I₁, I₂, I₃, I₄, I₅, I₆, I₇, I₈, I₉, I_A, I_B, I_C, I_D, I_E, I_F, J₀, J₁, J₂, J₃, J₄, J₅, J₆, J₇, J₈, J₉, J_A, J_B, J_C, J_D, J_E, J_F;
или до 151 (максимум) слов 31 типа, встречающихся в неповторяющейся очередности.

Изобретение относится к вычислительной технике и может быть использовано как средство контроля и отладки цифровых устройств при их разработке, производстве и эксплуатации, а также для отладки программно-аппаратных комплексов и микропроцессорных систем, для построения логических анализаторов. Устройство для разпознавания последовательности цифровых информационных слов (УРПС) осуществляет распознавание последовательно на нескольких уровнях, между которыми возможны произвольные переходы. На каждом уровне производится сравнение входного цифрового информационного слова с двумя эталонными кодами, принадлежащими только этому уровню. Если входной код не равен ни одному эталонному коду, УРПС сохраняет свое предыдущее состояние. Если код входного слова равен одному из эталонных кодов, считается что входной код опознан, при этом УРПС переходит на другой уровень распознавания и продолжает процедуру сравнения входных слов с другой парой эталонных кодов, УРПС хранит и может переключать шестнадцать пар эталонных кодов для двух типов внутренних команд, обеспечивающих переключение уровней. Технический результат достигается за счет введения мультиплексора начальной загрузки, мультиплексора очередного уровня, блока памяти уровней переходов, второго элемента И и двух элементов ИЛИ. 2 табл. 2 ил.

Устройство для распознавания последовательности цифровых информационных слов, содержащее блок начальной загрузки, первая и вторая группы информационных выходов которого подключены соотвественно к первым группам информационных входов первого и второго мультиплексоров информационных слов, вторые группы информационных входов которых подключены к входной шине информационных слов, выходы их подключены соответственно к первым группам адресных входов первого и второго блоков памяти команд, выход выбора блока начальной загрузки подключен к входам выбора первого и второго мультиплексоров информационных слов, первый и второй информационные выходы его подключены соответственно к первому и второму информационным входам первого блока памяти команд, третий и четвертый информационные выходы его подключены соответственно к первому и второму информационным входам второго блока памяти команд, выход записи блока начальной загрузки подключен к входам записи первого и второго блоков памяти команд, первые информационные выходы которых подключены соответственно к первому и второму входам первого элемента И, вторые группы адресных входов их и группа адресных входов формирователя продвинутого уровня подключены к группе выходов регистра текущего уровня, отличающееся тем, что введены мультиплексор начальной загрузки, блок памяти уровней переходов, мультиплексор очередного уровня, второй элемент И, первый и второй элементы ИЛИ, причем третья группа информационных выходов и выход записи блока начальной загрузки подключены соответственно к группе информационных входов и входу записи блока памяти уровней переходов, группа адресных входов которого подключена к группе выходов регистра текущего уровня, группа информационных выходов блока памяти уровней переходов подключена к первой группе информационных входов мультиплексора начальной загрузки, вторая группа информационных входов и вход выбора которого подключены соответственно к четвертой группе информационных выходов и к выходу выбора блока начальной загрузки, группа выходов мультиплексора начальной загрузки подключена к первой группе информационных входов мультиплексора очередного уровня, вторая группа информационных входов которого подключена к группе выходов формирователя продвинутого уровня, группа выходов мультиплексора очередного уровня подключена к группе входов регистра текущего уровня, при этом вторые информационные выходы первого и второго блоков памяти команд подключены к первому и второму входам второго элемента И, третьи входы первого и второго элементов И объединены и являются входом синхронизации устройства, выход первого элемента И подключен к первому входу первого элемента ИЛИ, выход второго элемента И подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу записи блока начальной загрузки, выход второго элемента ИЛИ подключен к входу выбора мультиплексора очередного уровня и к второму входу первого элемента ИЛИ, выход которого подключен к входу синхронизации регистра текущего уровня.