ЭЛЕКТРОННАЯ РЕВЕРСИВНАЯ НАГРУЗКА Российский патент 1998 года по МПК G06F11/00 

Изобретение относится к цифровой вычислительной технике и предназначено для использования в транспьютерных системах, построенных на базе Т800.

Известен имитатор канала, содержащий блок стандартного сопряжения, блок управления, буферный регистр, блок памяти данных, блок памяти управляющих слов, блок формирования данных, регистр данных, регистр управляющих слов, блок селективной индикации, блок перезапусков, пульт оператора, блок буферной памяти, который позволяет производить контроль и наладку периферийных устройств [1].

Однако данный имитатор не позволяет имитировать работу канала связи транспьютера Т800.

Наиболее близким к предлагаемому по технической сущности является устройство, выполненное в виде имитатора системы связи, содержащее пять счетчиков, два триггера, генератор импульсов, блок индикации, генератор случайных импульсов, элемент НЕ, элемент ИЛИ, элемент И, причем выход генератора тактовых импульсов соединен с информационными входами первого и второго счетчиков, первым входом элемента И и R-входом триггера, S-вход которого соединен с выходом первого счетчика, а выход соединен с информационным входом третьего счетчика и R-входом второго триггера, S-вход которого соединен с выходом элемента И, а выход соединен с информационным входом четвертого счетчика, выход первого генератора случайных импульсов соединен с входом элемента НЕ, выходы второго, третьего и четвертого счетчиков соединены с соответствующими входами блока индикации, установочный вход пятого счетчика соединен с выходом второго триггера, информационный вход соединен с выходом генератора тактовых импульсов, выход соединен с управляющим входом второго генератора случайных импульсов, выход которого соединен с первым входом элемента ИЛИ, второй вход соединен с выходом элемента НЕ, выход соединен с вторым входом элемента И [2].

Недостатком известного устройства является невозможность имитации протокола обмена информацией канала связи транспьютера Т800 с реализацией возврата данных с выхода на вход транспьютера для сохранения данных.

Данное изобретение предназначено для расширения функциональных возможностей электронной реверсивной нагрузки за счет аппаратной имитации протокола обмена данными транспьютера Т800 и обеспечения возврата данных.

Поставленная цель достигается тем, что в электронную реверсивную нагрузку, содержащую триггер, счетчик, первый элемент И и элемент ИЛИ, введены первый и второй регистры сдвига, второй и третий элементы И и первый и второй элементы задержки, причем информационный вход нагрузки соединен с входом триггера, выход триггера соединен с первым входом первого элемента И, выход которого соединен с счетным входом счетчика, выход переполнения которого соединен с входами "Сброс" триггера и первого регистра сдвига, тактовый вход первого регистра сдвига соединен с выходом первого элемента И, информационный последовательный вход первого регистра сдвига соединен с выходом первого элемента задержки, вход которого соединен с информационным входом нагрузки, выход переполнения счетчика соединен с входом второго элемента задержки, выход которого соединен с входом "Сброс" счетчика, второй разряд параллельного выхода счетчика соединен с прямым входом второго элемента И, третий разряд параллельного выхода счетчика соединен с первым инверсным входом второго элемента И и первым прямым входом третьего элемента И, четвертый разряд параллельного выхода счетчика соединен с вторым инверсным входом второго элемента И и первым инверсным входом третьего элемента И, пятый разряд параллельного выхода счетчика соединен с третьим инверсным входом второго элемента И и вторым инверсным входом третьего элемента И, выход второго элемента И соединен с входом записи второго регистра сдвига, тактовый вход которого соединен с выходом третьего элемента И, первый разряд параллельного входа второго регистра сдвига соединен с источником логической единицы, второй разряд параллельного входа второго регистра сдвига соединен с источником логического нуля, последовательный выход второго регистра сдвига соединен с первым входом элемента ИЛИ, второй вход которого соединен с последовательным выходом первого регистра сдвига, выход элемента ИЛИ соединен с информационным выходом нагрузки, тактовый вход нагрузки соединен с вторым входом первого элемента И и вторым прямым входом третьего элемента И.

На фиг.1 показана функциональная схема электронной реверсивной нагрузки; на фиг. 2 - форматы сообщения транспьютера (фиг.2,а) и пакета подтверждения (фиг.2,б).

Электронная реверсивная нагрузка (ЭРН) содержит (фиг.1) первый элемент 1 задержки, первый регистр 2 сдвига, триггер 3, первый элемент И 4, счетчик 5, второй элемент 6 задержки, второй элемент И 7, третий элемент И 8, второй регистр 9 сдвига, элемент ИЛИ 10, информационный вход нагрузки 11, информационный выход нагрузки 12 и тактовый вход 13.

Выход элемента 1 задержки соединен с информационным последовательным входом регистра 2 сдвига. Выход триггера 3 соединен с первым входом элемента И 4, выход которого соединен со счетным входом счетчика 5 и с тактовым входом регистра 2 сдвига. Выход переполнения счетчика 5 соединен с входом "Сброс" регистра 2 сдвига, с входом "Сброс" триггера 3 и с входом элемента 6 задержки. Выход элемента 6 задержки соединен с входом "Сброс" счетчика 5. Второй разряд параллельного выхода счетчика 5 соединен с прямым входом элемента И 7. Третий разряд параллельного выхода счетчика 5 соединен с первым инверсным входом элемента И 7 и первым прямым входом элемента И 8. Четвертый разряд параллельного выхода счетчика 5 соединен с вторым инверсным входом элемента И 7 и первым инверсным входом элемента И 8. Пятый разряд параллельного выхода счетчика 5 соединен с третьим инверсным входом элемента И 7 и вторым инверсным входом элемента И 8. Выход элемента И 7 соединен с входом записи регистра 9 сдвига. Выход элемента И 8 соединен с тактовым входом регистра 9 сдвига. Первый разряд параллельного входа регистра 9 сдвига соединен с источником логической единицы, второй разряд параллельного входа регистра 9 сдвига соединен с источником логического нуля. Выход регистра 9 сдвига соединен с вторым входом элемента ИЛИ 10, первый вход которого соединен с выходом регистра 2 сдвига. Информационный вход 11 нагрузки соединен с входами элемента 1 задержки и триггера 3. Выход элемента ИЛИ 10 соединен с информационным выходом 12 нагрузки. Тактовый вход 13 нагрузки соединен с вторым входом элемента И 4 и с вторым прямым входом элемента И 8.

ЭРН обеспечивает аппаратную имитацию канала связи транспьютера Т800 и возврат полученного сообщения для сохранения информации, что позволяет использовать ЭРН вместо внешних (периферийных) устройств транспьютерных систем при их тестировании и производить анализ состояния внешних (выходных) каналов связи системы. Связь между транспьютером и ЭРН осуществляется по двум однонаправленным линиям, по которым данные передаются последовательно. Сообщения передаются как последовательность байтов, причем на каждый переданный байт должно прийти подтверждение до посылки последующего байта. При передаче сообщения транспьютер вначале посылает стартовый бит, затем бит 1, затем байт (восемь бит) информации и в завершение стоп-бит. Пакет подтверждения состоит из старт-бита и стоп-бита (фиг.2). Подтверждение означает, что процесс готов принять данный байт данных. Протокол обеспечивает посылку пакета подтверждения как только ЭРН идентифицирует сообщение транспьютера, при этом транспьютер получает пакет подтверждения до того, как все сообщение транспьютера принято ЭРН. По принятию байта информации ЭРН производит возврат полученной информации транспьютеру в соответствии с требуемым протоколом обмена. Транспьютер, получив от ЭРН сообщение, производит его сравнение с переданным, на основании которого производится анализ состояния данного внешнего канала связи [3 и 4].

Функциональные назначения элементов, образующих нагрузку.

Элемент 1 задержки предназначен для задержки сигналов, поступающих на последовательный вход регистра 2 сдвига, и обеспечивает синхронизацию их поступления с сигналами, поступающими на его тактовый вход, имеет один вход и один выход. Элемент задержки может быть выполнен на микросхемах, например, К155ЛЛ1. Длительность временной задержки равна задержке между поступлением тактовых сигналов на тактовый вход регистра 2 сдвига и поступлением на информационный вход 11 нагрузки первого бита сообщения транспьютера и определяется типом микросхем, на базе которых выполнены триггер 3 и элемент И 4.

Регистр 2 сдвига предназначен для последовательного приема, хранения и выдачи в прямом последовательном коде поступающего в нагрузку сообщения. Регистр сдвига (одиннадцатиразрядный) имеет один последовательный вход, один последовательный выход, тактовый вход и вход сброса и может быть выполнен на микросхемах, например, КМ555ИР8.

Триггер 3 предназначен для формирования управляющего сигнала, разрешающего прохождение тактовых сигналов через элемент И 4 на тактовый вход регистра 2 сдвига и счетный вход счетчика 5. Триггер имеет один вход, один выход (прямой) и управляющий вход "Сброс" и может быть выполнен на микросхеме, например, К155ТМ2, где S-вход, R-сброс, а на входы D и C подан сигнал логического нуля.

Элемент И 4 предназначен для формирования сигналов, поступающих на тактовый вход регистра 2 сдвига и счетный вход счетчика 5, имеет два входа и один выход и может быть выполнен на микросхемах, например, К555ЛИЗ.

Счетчик 5 предназначен для формирования сигналов управления, поступающих на входы "Сброс" регистра 2 сдвига, триггера 3 и через элемент 6 задержки на вход "Сброс" счетчика 5 и для выдачи сигналов на входы элементов И 7 и 8. Счетчик имеет счетный вход, четырехразрядный параллельный выход, выход переполнения и один управляющий вход (вход сброса) и может быть выполнен на микросхемах, например, К155ИЕ7.

Элемент 6 задержки предназначен для задержки сигнала, поступающего на вход сброса счетчика 5, и обеспечивает синхронизацию работы элементов нагрузки и имеет один вход и один выход. Элемент задержки может быть выполнен на микросхемах, например, К155ЛЛ1. Длительность временной задержки, создаваемой элементом 6 задержки, определяется типом микросхем, на базе которых выполнены счетчик 5, регистр 2 сдвига и триггер 3, и обеспечивает необходимую длительность сигнала "Сброс" для данных элементов.

Элемент И 7 предназначен для формирования сигнала, поступающего на вход записи регистра 9 сдвига, имеет один прямой вход, три инверсных входа и один выход и может быть выполнен на микросхемах, например, К555ЛИЗ и К155ЛН1.

Элемент И 8 предназначен для формирования сигналов, поступающих на тактовый вход регистра 9 сдвига, имеет два инверсных входа, два прямых входа и один выход и может быть выполнен на микросхемах, например, К555ЛИЗ и К155ЛН1.

Регистр 9 сдвига предназначен для параллельного приема, хранения и выдачи в прямом последовательном коде пакета подтверждения для транспьютера. Двухразрядный регистр сдвига имеет один последовательный выход, двухразрядный параллельный вход, тактовый вход и вход записи и может быть выполнен на микросхемах, например, КМ555ИР9.

Элемент ИЛИ 10 предназначен для объединения по выходу сигналов, выдаваемых регистрами 2 и 9 сдвига на информационный выход 12 нагрузки, имеет два входа и один выход и может быть выполнен на микросхемах, например, К155ЛЛ1.

Информационный вход 11 нагрузки предназначен для последовательного приема сообщения транспьютера и его записи в регистр 2 сдвига и соединен с входами элемента 1 задержки и триггера 3.

Информационный выход 12 нагрузки предназначен для выдачи в последовательном коде пакета подтверждения и сообщения транспьютера, полученного нагрузкой по информационному входу 11, и соединен через элемент ИЛИ 10 с последовательными выходами регистров 2 и 9 сдвига.

Тактовый вход 13 нагрузки предназначен для синхронизации работы элементов ЭРН.

При монтаже подключение входов элементов ЭРН к источнику логической единицы осуществляется посредством их подключения к источнику питания 5В через резистор 1 кОм [5 и 6].

Рассмотрим работу ЭРН.

Вначале по информационному входу 11 нагрузки на вход элемента 1 задержки и на вход триггера 3 поступает первый бит (стартовый бит) сообщения транспьютера, через время, определяемое типом триггера 3, на его выходе устанавливается сигнал логической единицы, который переводит ЭРН из режима ожидания в режим приема сообщения транспьютера. При этом сигнал с выхода триггера 3 поступает на первый вход элемента И 4 и разрешает прохождение через него тактовых сигналов, поступающих на его второй вход с тактового входа 13 нагрузки, на тактовый вход регистра 2 сдвига и на счетный вход счетчика 5. Тактовая частота сигналов, поступающих по тактовому входу 13 нагрузки, подобрана таким образом, что за период тактовых сигналов производится прием или передача одного бита сообщения транспьютера или передача одного бита пакета подтверждения. Поступление первого тактового сигнал на вход регистра 2 сдвига соответствует поступлению через элемент 1 задержки на информационный последовательный вход регистра сдвига и записи первого бита сообщения транспьютера с информационного входа 11 нагрузки.

Каждый последующий разрешенный тактовый сигнал, поступающий на счетный вход счетчика 5, тактовые входы регистров сдвига, увеличивает на единицу содержимое счетчика 5 и сдвигает содержимое регистров сдвига на один разряд и запись или выдачу одного бита информации, число разрешенных тактовых сигналов для счетчика 5 и регистра 2 сдвига равно сумме последовательно поступивших и переданных бит ЭРН без учета передачи пакета подтверждения.

С поступлением первых одиннадцати тактовых сигналов на тактовый вход регистра 2 сдвига им производится, по последовательному входу, прием сообщения транспьютера, поступающего через элемент 1 задержки с информационного входа 11 нагрузки, и их запись в регистр 2 сдвига.

При этом с поступлением второго тактового сигнала на втором разряде параллельного выхода счетчика 5 устанавливается сигнал логической единицы, который поступает на прямой вход элемента И 7, на инверсных входах которого установлены сигналы логического нуля, в результате чего с выхода элемента И 7 подается сигнал логической единицы на вход записи регистра 9 сдвига, по которому в регистр, по параллельному входу, производится запись пакета подтверждения.

При поступлении четвертого тактового сигнала на третьем разряде параллельного выхода счетчика 5 устанавливается сигнал логической единицы, который, поступая на первый инверсный вход элемента И 7, снимает сигнал записи с входа записи регистра 9 сдвига и, поступая на первый прямой вход элемента И 8, разрешает прохождение тактовых сигналов на тактовый вход регистра 9 сдвига. Тактовые сигналы, поступающие на тактовый вход регистра 9 сдвига, осуществляют последовательную выдачу через элемент ИЛИ 10 содержимого регистра 9 сдвига (пакета подтверждения) на информационный выход 12 нагрузки.

С поступлением восьмого тактового сигнала на четвертом разряде параллельного выхода счетчика 5 устанавливается сигнал логической единицы, который, поступая на первый инверсный вход элемента И 8, запрещает прохождение тактовых сигналов на тактовый вход регистра 9 сдвига, пакет подтверждения выдан на информационный выход 12 нагрузки.

С поступлением одиннадцатого тактового сигнала прием нагрузкой сообщения транспьютера закончен и, начиная с двенадцатого тактового сигнала, ЭРН переходит к передаче сообщения, т. е. тактовые сигналы, поступающие на тактовый вход регистра 2 сдвига, осуществляют выдачу через элемент ИЛИ 10 содержимого регистра на информационный выход 12 нагрузки.

С поступлением двадцать второго тактового сигнала (сообщение транспьютера - 11 бит, сумма бит принятого и переданного сообщения - 22) передача нагрузкой сообщения закончена и на выходе переполнения счетчика 5 устанавливается сигнал логической единицы, который поступает на входы "Сброс" регистра 2 сдвига, триггера 3 и через элемент 6 задержки на вход "Сброс" счетчика 5, что переводит ЭРН в исходное состояние.

Введение в состав ЭРН новых узлов дает возможность расширить его функциональные возможности и обеспечить тестирование транспьютерных систем на базе Т800 в лабораторных условиях без подключения внешних устройств.

Предлагаемый ЭРН может использоваться в составе специализированных транспьютерных систем.

Литература.

1. Авторское свидетельство СССР N 1520523, кл. G 06 F 11/00, 1989.

2. Авторское свидетельство СССР N 1691848, кл. G 06 F 15/20, 1991.

3. IMS T800 transputer.- Bristol, UK: Inmos Ltd, 1987.

4. Транспьютеры. Архитектура и программное обеспечение: Пер. с англ./ Под ред. Г.Харпа.- М.: Радио и связь, 1993.- 304 с.: ил.

5. Цифровые и аналоговые интегральные микросхемы: Справочник/ С. В. Якубовский, Л. И. Ниссельсон и др.; Под ред. С. В. Якубовского.- М.: Радио и связь, 1989.- 496 с., ил.

6. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения.- М.: Радио и связь, 1990.- 512 с., ил.

Изобретение относится к цифровой вычислительной технике и предназначено для использования в транспьютерных системах. Сущность изобретения: расширение функциональных возможностей нагрузки за счет аппаратной имитации протокола обмена данными транспьютера с организацией возврата полученного сообщения с целью сохранения информации. Электронная реверсивная нагрузка содержит два регистра сдвига, счетчик, триггер, три элемента И, элемент ИЛИ, два элемента задержки, информационный вход, информационный выход и тактовый вход. 2 ил.

Электронная реверсивная нагрузка, содержащая триггер, счетчик, первый элемент И и элемент ИЛИ, отличающаяся тем, что в нее введены первый и второй регистры сдвига, второй и третий элементы И и первый и второй элементы задержки, причем информационный вход нагрузки соединен с входом триггера, выход триггера соединен с первым входом первого элемента И, выход которого соединен с счетным входом счетчика, выход переполнения которого соединен с входами сброс триггера и первого регистра сдвига, тактовый вход первого регистра сдвига соединен с выходом первого элемента И, информационный последовательный вход первого регистра сдвига соединен с выходом первого элемента задержки, вход которого соединен с информационным входом нагрузки, выход переполнения счетчика соединен с входом второго элемента задержки, выход которого соединен с входом "Сброс счетчика", второй разряд параллельного выхода счетчика соединен с прямым входом второго элемента И, третий разряд параллельного выхода счетчика соединен с первым инверсным входом второго элемента И и первым прямым входом третьего элемента И, четвертый разряд параллельного выхода счетчика соединен с вторым инверсным входом второго элемента И и первым инверсным входом второго элемента И, пятый разряд параллельного выхода счетчика соединен с третьим инверсным входом второго элемента И и вторым инверсным входом третьего элемента И, выход второго элемента И соединен с входом записи второго регистра сдвига, тактовый вход которого соединен с выходом третьего элемента И, первый разряд параллельного входа второго регистра сдвига соединен с источником логической единицы, второй разряд параллельного входа второго регистра сдвига соединен с источником логического нуля, последовательный выход второго регистра сдвига соединен с первым входом элемента ИЛИ, второй вход которого соединен с последовательным выходом первого регистра сдвига, выход элемента ИЛИ соединен с информационным выходом нагрузки, тактовый вход нагрузки соединен с вторым входом первого элемента И и вторым прямым входом третьего элемента И.