ЯЧЕЙКА МАТРИЧНОГО КОММУТАТОРА С ПОТОКОВОЙ НАСТРОЙКОЙ Российский патент 2002 года по МПК G06F15/163 

Изобретение относится к цифровой вычислительной технике и предназначено для использования в однородных коммутационно-вычислительных структурах.

Известна ячейка матричного коммутатора, содержащая схему сравнения, триггер, элемент И, шинный формирователь, которая позволяет производить двунаправленный обмен информацией [1].

Однако данная ячейка не позволяет создать матричный коммутатор размерностью N•M.

Наиболее близким к предлагаемому по технической сущности является устройство, выполненное в виде ячейки матричного коммутатора, содержащей два элемента НЕ, два элемента ИЛИ, элемент И, двунаправленный ключ, причем первый информационный вход ячейки соединен с первым информационным выходом ячейки и с выходом двунаправленного ключа, первый управляющий вход ячейки соединен с входом второго элемента НЕ и с первым входом первого элемента ИЛИ, второй информационный вход ячейки соединен с вторым информационным выходом ячейки и с входом двунаправленного ключа, второй управляющий вход ячейки соединен с входом первого элемента НЕ и с вторым входом второго элемента ИЛИ, выход которого соединен с вторым управляющим выходом ячейки, выход первого элемента ИЛИ соединен с первым управляющим выходом ячейки, выход первого элемента НЕ соединен с вторым входом первого элемента ИЛИ и первым входом элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ и с вторым входом элемента И, выход которого соединен с управляющим входом двунаправленного ключа [2].

Недостатком известного устройства является невозможность осуществления потоковой настройки ячеек матричного коммутатора.

Данное изобретение предназначено для расширения функциональных возможностей матричного коммутатора за счет обеспечения потоковой настройки ячеек коммутатора.

Поставленная цель достигается тем, что в ячейку матричного коммутатора с потоковой настройкой, содержащей первый элемент И и элемент ИЛИ, введены первый и второй элементы задержки, регистр сдвига, второй, третий, четвертый, пятый и шестой элементы И и триггер, причем вход настройки ячейки соединен с входами первого и второго элементов задержки и с прямым входом второго элемента И, выход первого элемента задержки соединен с первым прямым входом первого элемента И, выход которого соединен с выходом настройки ячейки, выход второго элемента И соединен с входом триггера, выход которого соединен с входом записи регистра сдвига, второй разряд параллельного выхода которого соединен с вторым прямым входом первого элемента И и с инверсными входами второго и третьего элементов И, выход второго элемента задержки соединен с информационным последовательным входом регистра сдвига, тактовый вход ячейки соединен с прямым входом третьего элемента И, выход которого соединен с тактовым входом регистра сдвига, первый разряд параллельного выхода которого соединен с первым прямым входом пятого элемента И и с инверсными входами четвертого и шестого элементов И, первый информационный вход ячейки соединен с прямым входом четвертого элемента И и с вторым прямым входом пятого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй информационный вход ячейки соединен с прямым входом шестого элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход четвертого элемента И соединен с первым информационным выходом ячейки, выход элемента ИЛИ соединен с вторым информационным выходом ячейки, вход сброс ячейки соединен с входами сброс триггера и регистра сдвига.

Сущность изобретения иллюстрируется чертежами.

На фиг. 1 показана функциональная схема ячейки матричного коммутатора с потоковой настройкой, на фиг. 2 - коммутационные схемы ячейки матричного коммутатора с потоковой настройкой и соответствующие им форматы кода настройки ячейки, на фиг.3 - схема матричного коммутатора с потоковой настройкой.

Ячейка матричного коммутатора с потоковой настройкой содержит /фиг.1/ первый элемент 1 задержки, первый элемент И 2, второй элемент И 3, второй элемент 4 задержки, третий элемент И 5, триггер 6, регистр 7 сдвига, четвертый элемент И 8, пятый элемент И 9, шестой элемент И 10, элемент ИЛИ 11, вход настройки 12 ячейки, тактовый вход 13 ячейки, первый информационный вход 14 ячейки, второй информационный вход 15 ячейки, вход сброс 16 ячейки, выход настройки 17 ячейки, первый информационный выход 18 ячейки, второй информационный выход 19 ячейки 20.

Выход элемента 1 задержки соединен с первым прямым входом элемента И 2. Выход второго элемента И 3 соединен с входом триггера 6, выход которого соединен с входом записи регистра 7 сдвига. Выход элемента 4 задержки соединен с информационным последовательным входом регистра 7 сдвига. Выход элемента И 5 соединен с тактовым входом регистра 7 сдвига. Второй разряд параллельного выхода регистра 7 сдвига соединен с вторым прямым входом элемента И 2 и с инверсными входами элементов И 3 и 5. Первый разряд параллельного выхода регистра 7 сдвига соединен с инверсным входом элемента И 8, с первым прямым входом элемента И 9 и с инверсным входом элемента И 10. Выход элемента И 9 соединен с первым входом элемента ИЛИ 11, второй вход которого соединен с выходом элемента И 10. Вход настройки 12 ячейки соединен с входами элементов 1 и 4 задержки и с прямым входом элемента И 3. Тактовый вход 13 ячейки соединен с прямым входом элемента И 5. Первый информационный вход 14 ячейки соединен с прямым входом элемента И 8 и с вторым прямым входом элемента И 9. Второй информационный вход 15 ячейки соединен с прямым входом элемента И 10. Вход сброс 16 ячейки соединен с входами сброс триггера 6 и регистра 7 сдвига. Выход настройки 17 ячейки соединен с выходом элемента И 2. Первый информационный выход 18 ячейки соединен с выходом элемента И 8, а второй информационный выход 19 ячейки соединен с выходом элемента ИЛИ 11.

Ячейка матричного коммутатора с потоковой настройкой обеспечивает аппаратную организацию потоковой настройки матричного коммутатора, с целью сокращения при настройке нового канала связи длительности сбоев в уже существующих каналах связи матричного коммутатора. Что позволяет использовать матричный коммутатор для организации нескольких пересекающихся и независимых во времени каналов связи.

На базе данной ячейки можно построить матричный коммутатор размерностью N•M, где N и М - число коммутируемых входов и выходов.

Связь с информационными входами и выходами матричного коммутатора и между информационными входами и выходами ячеек коммутатора осуществляется по однонаправленным горизонтальным и вертикальным линиям, по которым данные передаются последовательно. Настройка матричного коммутатора осуществляется по однонаправленным горизонтальным линиям, по которым коды настройки ячеек коммутатора передаются последовательно. Число входов настройки матричного коммутатора определяется размерностью матрицы и равно N. Код настройки ячейки коммутатора состоит из двух бит, первый бит - стартовый бит, второй бит - бит настройки, который определяет схему коммутации ячейки /фиг.2/. Сигнал сброс в ячейки матричного коммутатора поступает по горизонтальным шинам, число которых определяется размерностью матрицы и равно N. Тактовые сигналы поступают параллельно во все ячейки матричного коммутатора. В исходном состоянии все ячейки матричного коммутатора выполняют коммутационную схему представленную на фиг.2А.

Настройка канала связи по любому из N входов настройки матричного коммутатора производится следующим образом: на вход настройки подается последовательность кодов настройки, причем первым в последовательности кодов настройки поступает на вход настройки коммутатора код предназначенный для ячейки n•1, вторым - код для ячейки n•2, третьим код для ячейки n•3 и так далее до кода, предназначенного для ячейки n•М. При этом каждая из ячеек матричного коммутатора первый код, поступающий на ее вход настройки, записывает в регистр сдвига и выполняет соответствующую ему коммутационную схему, а последующие коды, поступающие на ее вход настройки, транслирует на выход настройки ячейки. При настройке, например, ячейки n•3 на коммутационную схему, соответствующую фиг.2Б, не требуется перестраивать всю линейку матричного коммутатора, а требуется подать последовательность из трех кодов настройки, последний из которых перестраивает данную ячейку, а на последующие ячейки коды настройки уже не подаются.

Функциональные назначения элементов, образующих ячейку.

Элемент 1 задержки предназначен для задержки сигналов, поступающих на первый прямой вход элемента И 2, и обеспечивает синхронизацию поступления транслируемых через ячейку кодов настройки с сигналами, поступающими на его второй прямой вход, имеет один вход и один выход. Элемент задержки может быть выполнен на микросхемах, например, К555ЛЛ1.

Длительность временной задержки равна задержке между поступлением с второго разряда параллельного выхода регистра 7 сдвига сигнала на второй прямой вход элемента И 2 и поступлением на вход настройки 12 ячейки первого бита второго кода настройки (первого транслируемого через ячейку кода настройки) и определяется типом микросхем, на базе которых выполнены элемент И 3, триггер 6 и регистр 7 сдвига.

Элемент И 2 предназначен для логического объединения по входу сигналов, выдаваемых элементом 1 задержки и вторым разрядом параллельного выхода регистра 7 сдвига на выход настройки 17 ячейки, имеет два прямых входа и один выход, и может быть выполнен на микросхемах, например, К555ЛИ3.

Элемент И 3 предназначен для формирования сигналов, поступающих на вход триггера 6 сдвига, имеет два входа (прямой и инверсный) и один выход, и может быть выполнен на микросхемах, например, К555ЛИ3 и К555ЛН1.

Элемент 4 задержки предназначен для задержки сигналов, поступающих на информационный последовательный вход регистра 7 сдвига, и обеспечивает синхронизацию их поступления с сигналами, поступающими на его вход записи, имеет один вход и один выход. Элемент задержки может быть выполнен на микросхемах, например, К555ЛЛ1. Длительность временной задержки равна задержке между поступлением сигнала на вход записи регистра 4 сдвига и поступлением на вход настройки 12 ячейки первого бита первого кода настройки и определяется типом микросхем, на базе которых выполнены элемент И 3, триггер 6.

Элемент И 5 предназначен для формирования сигналов, поступающих на тактовый вход регистра 7 сдвига, имеет два входа (прямой и инверсный) и один выход, и может быть выполнен на микросхемах, например, К555ЛИ3 и К555ЛН1.

Триггер 6 предназначен для формирования управляющего сигнала на вход записи регистра 7 сдвига, разрешающего запись сигналов поступающих на информационный последовательный вход регистра 7 сдвига. Триггер имеет один вход, один выход (прямой) и управляющий вход "сброс" и может быть выполнен на микросхеме, например, К555ТМ2, где S-вход, R-сброс, а на входы D и С подан сигнал логического нуля.

Регистр 7 сдвига предназначен для последовательного приема, хранения и выдачи в прямом параллельном коде поступающего в ячейку кода настройки и для формирования сигналов, поступающих на входы элементов И 2, 8, 9 и 10. Регистр сдвига (двухразрядный) имеет один информационный последовательный вход, двухразрядный параллельный выход, тактовый вход, вход записи и вход сброса, и может быть выполнен на микросхемах, например, КМ555ИР8.

Элемент И 8 предназначен для логического объединения по входу сигналов, поступаемых с информационного входа 14 ячейки и с первого разряда параллельного выхода регистра 7 сдвига на информационный выход 18 ячейки, имеет один прямой вход, один инверсный вход и один выход, и может быть выполнен на микросхемах, например, К555ЛИ3 и К555ЛН1.

Элемент И 9 предназначен для логического объединения по входу сигналов, поступаемых с информационного входа 14 ячейки и с первого разряда параллельного выхода регистра 7 сдвига на первый вход элемента ИЛИ 11, имеет два прямых входа и один выход, и может быть выполнен на микросхемах, например, К555ЛИ3.

Элемент И 10 предназначен для логического объединения по входу сигналов, поступаемых с информационного входа 15 ячейки и с первого разряда параллельного выхода регистра 7 сдвига на второй вход элемента ИЛИ 11, имеет один прямой вход, один инверсный вход и один выход, и может быть выполнен на микросхемах, например, К555ЛИ3 и К555ЛН1.

Элемент ИЛИ 11 предназначен для объединения по выходу сигналов, выдаваемых элементами И 9 и 10 на информационный выход 19 ячейки, имеет два входа и один выход, и может быть выполнен на микросхемах, например, К555ЛЛ1.

Вход настройки 12 ячейки предназначен для последовательного приема кодов настройки и соединен с входами элементов 1 и 4 задержки и элемента И 3.

Тактовый вход 13 ячейки предназначен для синхронизации работы элементов ячейки и соединен с прямым входом элемента И 5.

Информационный вход 14 ячейки предназначен для последовательного приема информации и последовательной ее выдачи на один информационный выход 18 или 19 ячейки, соединен с входами элементов И 8 и 9.

Информационный вход 15 ячейки предназначен для последовательного приема информации и последовательной ее выдачи на информационный выход 19 ячейки, соединен с прямым входом элемента И 10.

Вход сброс 16 ячейки предназначен для приведения ячейки в исходное состояние, что соответствует коммутационной схеме фиг.2А, соединен с входами сброс триггера 6 и регистра 7 сдвига.

Выход настройки 17 ячейки предназначен для последовательной выдачи кодов настройки и соединен с выходом элемента И 2.

Информационный выход 18 ячейки предназначен для последовательной выдачи информации, соединен с выходом элемента И 8.

Информационный выход 19 ячейки предназначен для последовательной выдачи информации, соединен с выходом элемента ИЛИ 11.

Рассмотрим работу ячейки матричного коммутатора с потоковой настройкой.

Вначале по входу настройки 12 ячейки через элемент И 3 на вход триггера 6 поступает первый бит (стартовый бит) кода настройки, через время, определяемое типом триггера 6 на его выходе устанавливается сигнал логической единицы. При этом сигнал с выхода триггера 6 поступает на вход записи регистра 7 сдвига и разрешает запись в него кода настройки.

Тактовые сигналы, поступающие через элемент И 5, с тактового входа 13 ячейки на тактовый вход регистра 7 сдвига, осуществляют сдвиг информации, поступающей по последовательному информационному входу в регистра 7 сдвига. Тактовая частота сигналов, поступающих по тактовому входу 13 ячейки, подобрана таким образом, что за период тактовых сигналов производится прием одного бита кода настройки.

Поступление первого тактового сигнала на вход регистра 7 сдвига, после установки на его входе записи сигнала логической единицы, соответствует поступлению с входа настройки 12 ячейки через элемент 4 задержки на информационный последовательный вход регистра 7 сдвига первого бита кода настройки и записи его в регистр 7 сдвига.

Второй тактовый сигнал, поступающий на тактовый вход регистр 7 сдвига, сдвигает содержимое регистра сдвига на один разряд и производит запись второго бита кода настройки, поступающего с входа настройки 12 ячейки через элемент И 4 задержки на информационный последовательный вход регистра 7 сдвига. Число разрешенных тактовых сигналов для регистра 7 сдвига равно двум.

По поступлении двух тактовых сигналов на тактовый вход регистра 7 сдвига при установленном сигнале логической единицы на входе записи регистра сдвига, по его последовательному информационному входу осуществляется запись кода настройки, поступающего через элемент 4 задержки, с входа настройки 12 ячейки в регистр 7 сдвига.

С поступлением второго разрешенного тактового сигнала на тактовый вход регистра 7 сдвига прием кода настройки ячейкой закончен. При этом на втором разряде параллельного выхода регистра 7 сдвига устанавливается сигнал логической единицы, который поступает на прямой вход элемента И 2 и на инверсные входы элементов И 3 и 5. Сигнал логической единицы, установленный на втором прямом входе элемента И 2, разрешает прохождение последовательности кодов настройки, предназначенных для последующих ячеек матричного коммутатора, с входа настройки 12 ячейки через элемент 1 задержки и элемент И 2 на выход настройки 17 ячейки. Сигнал логической единицы, установленный на инверсном входе элемента И 3 запрещает прохождение кодов настройки, предназначенных для последующих ячеек матричного коммутатора и поступающих с входа настройки 12 ячейки через элемент И 3 на вход триггера 6. Сигнал логической единицы, установленный на инверсном входе элемента И 5 запрещает прохождение тактовых сигналов с тактового входа 13 ячейки через элемент И 5 на тактовый вход регистра 7 сдвига, что обеспечивает хранение кода настройки в регистре 7 сдвига.

В результате чего настройка ячейки матричного коммутатора 20 на коммутационную схему завершена. Схема коммутации ячейки определяется вторым битом кода настройки, содержащегося в регистре 7 сдвига, и установленного на его первом разряде параллельного выхода.

При этом сигнал с первого разряда параллельного выхода регистра 7 сдвига поступает на инверсные входы элементов И8 и 10 и на первый прямой вход элемента И 9.

В случае, если второй бит кода настройки - "0", ячейка выполняет коммутационную схему, представленную на фиг.2А, то есть сигнал логического нуля устанавливается на инверсных входах элементов И 8 и 10, что соответствует разрешению прохождения сигналов с информационного входа 14 ячейки через элемент И 8 на информационный выход 18 ячейки и с информационного входа 15 ячейки на выход элемента И 10 и далее через элемент ИЛИ 11 на информационный выход 19 ячейки соответственно. При этом сигнал логического нуля, установленный на первом прямом входе элемента И 9, запрещает прохождение сигналов с информационного входа 14 ячейки на выход элемента И 9.

В случае, если второй бит кода настройки - "1", ячейка выполняет коммутационную схему, представленную на фиг.2Б, то есть сигнал логической единицы устанавливается на инверсных входах элементов И 8 и 10, что соответствует запрещению прохождения сигналов с информационного входа 14 ячейки через элемент И 8 на информационный выход 18 ячейки и с информационного входа 15 ячейки на выход элемента И 10 соответственно. При этом сигнал логической единицы, установленный на первом прямом входе элемента И 9, разрешает прохождение сигналов с информационного входа 14 ячейки на выход элемента И 9 и далее через элемент ИЛИ 11 на информационный выход 19 ячейки.

По окончании настройки данной ячейки производится настройка последующих ячеек матричного коммутатора, обеспечивающих создание требуемого канала связи матричного коммутатора, по которому осуществляется передача информации между заданными информационным входом и информационным выходом матричного коммутатора. После завершения обмена информацией по данному каналу связи производится перевод соответствующей линейки ячеек матричного коммутатора в исходное состояние.

Перевод линейки ячеек матричного коммутатора в исходное состояние производится сигналом сброс, поступающим с входов сброс 16 ячеек линейки матрицы на входы сброс триггера 6 и регистра 7 сдвига. Это соответствует переводу ячеек в исходное состояние, т.е. на выходе триггера 6 устанавливается сигнал логического нуля, который, поступая на вход записи регистра 7 сдвига, запрещает запись в него информации, одновременно с этим по сигналу, поступившему на вход сброс регистра 7 сдвига производится обнуление регистра. В результате чего на втором разряде параллельного выхода регистра 7 сдвига устанавливается сигнал логического нуля. Что приводит к снятию запрета на прохождение кода настройки с входа настройки 12 ячейки на выход элемента И 3, а также к снятию запрета на прохождение тактовых сигналов с тактового входа 13 ячейки на выход элемента И 5 и к запрету прохождения кода настройки с входа настройки 12 ячейки через элемент 1 задержки и элемент И 2 на выход настройки 17 ячейки. Кроме того, сигнал логического нуля с первого разряда параллельного выхода регистра 7 сдвига переводит коммутационную схему ячейки, построенную на элементах И 8, 9 и 10 и элементе ИЛИ 11 в исходное состояние, соответствующее фиг. 2А. Длительность сигнала сброс, подаваемого на ячейки матричного коммутатора, определяется типом микросхем, на базе которых выполнены триггер 6 и регистр 7 сдвига.

После перевода линейки ячеек коммутатора в исходное состояние, матричный коммутатор готов к созданию нового канала связи по данному входу.

Введение в состав ячейки матричного коммутатора с потоковой настройкой новых узлов дает возможность расширить ее функциональные возможности и обеспечить локальную перестройку матричного коммутатора при настройке в коммутаторе нового канала связи.

Предлагаемый матричный коммутатор, построенный на базе ячейки с потоковой настройкой, может использоваться в составе коммутационно-вычислительных структур.

Источники информации
1. Авторское свидетельство СССР 1290291, кл. G 06 F 7/00, 1985, БИ 6.

2. Авторское свидетельство СССР 1439614, кл. G 06 F 15/20, 1991, БИ 43.

3. Каляев А. В. Однородные коммутационные регистровые структуры. - М.: Сов. радио, 1978, ил.

4. Цифровые и аналоговые интегральные микросхемы: Справочник /С.В. Якубовский, Л. И. Ниссельсон и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1989. - 496 с., ил.

5. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения. - М.: Радио и связь, 1990. - 512 с., ил.

Изобретение относится к цифровой вычислительной технике и предназначено для использования в однородных коммутационно-вычислительных структурах. Техническим результатом является расширение функциональных возможностей ячейки за счет организации потоковой настройки ячеек матричного коммутатора. Ячейка матричного коммутатора с потоковой настройкой содержит регистр сдвига, триггер, шесть элементов И, элемент ИЛИ, два элемента задержки, вход настройки, выход настройки, два информационных входа, два информационных выхода, тактовый вход и вход сброс. 3 ил.

Ячейка матричного коммутатора с потоковой настройкой, содержащая первый элемент И и элемент ИЛИ, отличающаяся тем, что в нее введены первый и второй элементы задержки, регистр сдвига, второй, третий, четвертый, пятый и шестой элементы И и триггер, причем вход настройки ячейки соединен с входами первого и второго элементов задержки и с прямым входом второго элемента И, выход первого элемента задержки соединен с первым прямым входом первого элемента И, выход которого соединен с выходом настройки ячейки, выход второго элемента И соединен с входом триггера, выход которого соединен с входом записи регистра сдвига, второй разряд параллельного выхода которого соединен с вторым прямым входом первого элемента И и с инверсными входами второго и третьего элементов И, выход второго элемента задержки соединен с информационным последовательным входом регистра сдвига, тактовый вход ячейки соединен с прямым входом третьего элемента И, выход которого соединен с тактовым входом регистра сдвига, первый разряд параллельного выхода которого соединен с первым прямым входом пятого элемента И и с инверсными входами четвертого и шестого элементов И, первый информационный вход ячейки соединен с прямым входом четвертого элемента И и с вторым прямым входом пятого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй информационный вход ячейки соединен с прямым входом шестого элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход четвертого элемента И соединен с первым информационным выходом ячейки, выход элемента ИЛИ соединен с вторым информационным выходом ячейки, вход сброс ячейки соединен с входами сброс триггера и регистра сдвига.