ОДНОРАЗРЯДНЫЙ СУММАТОР Российский патент 2001 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов на логических элементах в составе специализированных КМОП БИС.

Известный одноразрядный сумматор, имеющий в своем составе восемь МОП транзисторов p-типа и шесть МОП транзисторов n-типа (А.с. СССР N 1439578, МКВ G 06 F 7/50, 1988, бюл. N 43). Реализация данного одноразрядного сумматора требует значительных аппаратных затрат.

Наиболее близким к предлагаемому является известный одноразрядный сумматор, имеющий в своем составе пять МОП транзисторов p-типа и пять МОП транзисторов n-типа, входы первого и второго операндов, вход переноса и выходы суммы и переноса, причем сток первого МОП транзистора p-типа соединен с истоком второго МОП транзистора p-типа, исток первого МОП транзистора n-типа соединен с затворами вторых МОП транзисторов p- и n-типов и присоединен ко входу первого операнда, затворы первых МОП транзисторов p- и n-типов соединены между собой и присоединены к истокам второго и третьего МОП транзисторов n-типа и ко входу второго операнда, стоки первого МОП транзистора n-типа и вторых МОП транзисторов p- и n-типов соединены между собой и присоединены к истоку четвертого МОП транзистора n-типа и к затворам третих и пятых МОП транзисторов p- и n-типов, сток четвертого МОП транзистора p-типа соединен с истоком пятого МОП транзистора p-типа, затворы четвертых МОП транзисторов p- и n-типов соединены между собой и присоединены к истоку пятого МОП транзистора n-типа и ко входу переноса, стоки третьих МОП транзисторов p- и n-типов соединеы между собой и присоединены к выходу переноса, стоки четвертого МОП транзистора n-типа и пятых МОП транзисторов p- и n-типов соединены между собой и присоединены к выходу суммы, при этом истоки первого и четвертого МОП транзисторов p-типа присоединены к шине питания (А.с. СССР N 1509874, МКВ G 06 F 7/50, 1989, бюл. N 35).

Дополнительно в составе известного одноразрядного сумматора для формирования выходного переноса используются один МОП транзистор p-типа, один МОП транзистор n=типа и один резистор. Если на входе переноса присутствует сигнал низкого уровня, а на входах операндов установлены сигналы разных уровней, то на выходе переноса формируется сигнал логического нуля, равный падению напряжения на резисторе, что снижает помехоустойчивость и надежность функционирования последующих каскадов БИС. Общие аппаратные затраты реализации известного одноразрядного сумматора составляют шесть МОП транзисторов p-типа, шесть МОП транзисторов n-типа и один резистор. При этом, для изготовления в составе БИС резистора необходимы дополнительные технологические операции.

В основу изобретения поставлено задание разработать одноразрядный сумматор, в котором новые взаимосвязи упростили бы формирование выходного переноса и за счет этого уменьшили бы аппаратные затраты реализации устройства.

Поставленное задание достигается тем, что в одноразрядном сумматоре, имеющем в своем составе пять МОП транзисторов p-типа и пять МОП транзисторов n-типа, входы первого и второго операндов, вход переноса и выходы суммы и переноса, причем сток первого МОП транзистора p-типа соединен с истоком второго МОП транзистора p-типа, исток первого МОП транзистора n-типа соединен с затворами вторых МОП транзисторов p- и n-типов и присоединен ко входу операнда, затворы первых МОП транзисторов p- и n-типов соединены между собой и присоединены к истокам второго и третьего МОП транзисторов n-типа и ко входу второго операнда, стоки первого МОП транзисторов n-типа и вторых МОП транзисторов p- и n-типов соединены между собой и присоединены к истоку четвертого МОП транзистора n-типа и к затворам третьих и пятых МОП транзисторов p- и n-типов, сток четвертого МОП транзистора p-типа соединен с истоком пятого МОП транзистора p-типа, затворы четвертых МОП транзисторов p- и n-типов соединены между собой и присоединены к истоку пятого МОП транзистора n-типа и ко входу переноса, стоки третих МОП транзисторов p- и n-типов соединены между собой и присоединены к выходу переноса, стоки четвертого МОП транзистора n-типа и пятых МОП транзисторов p- и n-типов соединены между собой и присоединены к выходу суммы, при этом истоки первого и четвертого МОП транзисторов p-типа соединены с шиной питания согласно изобретению, исток третьего МОП транзистора p-типа соединен со входом переноса.

Введение нового соединения разрешило уменьшить аппаратные затраты реализации одноразрядного сумматора на два МОП транзистора и один резистор, по сравнению с известным устройством, за счет упрощения алгоритма формирования выходного переноса: если уровни сигналов входных операндов одинаковые, то значение выходного переноса совпадает со значением одного из операндов, в другом случае выходной перенос равен входному.

На чертеже представлена принципиальная электрическая схема предложенного одноразрядного сумматора.

Одноразрядный сумматор состоит из пяти МОП транзисторов p-типа 1...5 и пяти МОП транзисторов n-типа 6...10, входов операндов 11, 12 и переноса 13 и выходов суммы 14 и переноса 15, причем сток первого МОП транзистора p-типа 1 соединен с истоком второго МОП транзистора p-типа 2, исток первого МОП транзистора n-типа 6 соединен с затворами вторых МОП транзисторов p- и n-типов 2 и 7 и присоединен ко входу операнда 12, затворы первых МОП транзисторов p- и n-типов 1 и 6 соединены между собой и присоединен к истокам второго и третьего МОП транзисторов n-типа 7 и 8 и ко входу операнда 11, стоки первого МОП транзистора n-типа 6 и вторых МОП транзисторов p- и n-типов 2 и 7 соединены между собой и присоединены к истоку четвертого МОП транзистора n-типа и к затворам третих и пятых МОП транзисторов p- и n-типов 3, 8 и 5, 10, соответственно, сток четвертого МОП транзистора p-типа 4 соединен с истоком пятого МОП транзистора p-типа 5, затворы четвертых МОП транзисторов p- и n-типов 4 и 9 соединены между собой и присоединены к истокам третьего МОП транзистора p-типа 3, пятого МОП транзистора n-типа 10 и ко входу переноса 13, стоки третих МОП транзисторов p- и n-типов 3 и 8 соединены между собой и присоединены к выходу переноса 15, стоки четвертого МОП транзистора n-типа 9 и пятых МОП транзисторов p- и n-типов 5 и 10 соединены между собой и присоединены к выходу суммы 14, истоки первого и четвертого МОП транзисторов p-типа 1 и 4 соединены с шиной питания.

Первые и вторые МОП транзисторы p- и n-типов 1, 2 и 6, 7 формируют элемент равнозначности: на объединенных стоках первого МОП транзистора n-типа 6 и вторых МОП транзисторов p- и n-типов 2 и 7, установится высокой потенциал, если на входы операндов 11 и 12 подать сигналы одинаковых уровней, или низкий потенциал, если на данных входах присутствуют сигналы разных уровней. Например, если на входы операндов 11 и 12 поданы сигналы низкого уровня, то первый и второй МОП транзисторы n-типа 6 и 7 будут закрыты и через открытые первый и второй МОП транзисторы p-типа 1 и 2 на сток второго МОП транзистора p-типа 2 поступит высокий потенциал питания. В другом случае, если на входы операндов 11 и 12 поданы сигналы высокого уровня, то первый и второй МОП транзисторы p-типа 1 и 2 будут закрыты и через открытые первый и второй МОП транзисторы n-типа 6 и 7 на их стоки поступит высокий потенциал входных сигналов. Если на входах операндов 11 и 12 установлены сигналы разных уровней, то один из последовательно соединенных МОП транзисторов p-типа 1 или 2 будет закрыт и не пропустит передачу на сток второго МОП транзистора p-типа 2 высокого потенциала шины питания, а один из параллельно соединенных МОП транзисторов n-типа 6 или 7 будет открыт высоким потенциалом одного из входных сигналов и на его стоке установится, низкий потенциал второго входного сигнала. При этом входной сигнал высокого уровня изолирован соответствующим закрытым МОП транзистором n-типа 7 или 6.

Четвертые и пятые МОП транзисторы p- и n-типов 4, 5 и 9, 10 аналогично, как и рассмотренные выше первые и вторые МОП транзисторы p- и n-типов 1, 2 и 6, 7, также формируют элемент равнозначности, который на основе сигнала, поданого на вход переноса 13, и сигнала, который устанавливается на объединенных стоках первого МОП транзистора n-типа 6 и вторых МОП транзисторов p- и n-типов 2 и 7, формируют сигнал, поступающий на выход суммы 14, то есть
(1)
где ″⊕″ - операция сложения по модулю два;
A, B и P₀ - значения операндов и входного переноса;
S - выходное значение суммы.

Сигнал, устанавливающийся на объединенных стоках первого МОП транзистора n-типа 6 и вторых МОП транзисторов p- и n-типов 2 и 7, поступает также на затворы третих МОП транзисторов p- и n-типов 3 и 8, на объединенных стоках которых формируется сигнал, подаваемый на выход переноса 15. Если на затворы третих МОП транзисторов p- и n-типов 3 и 8 поступает сигнал низкого уровня, то МОП транзистор p-типа 3 открывается и передает на свой сток сигнал со входа переноса 13, при этом МОП транзистор n-типа 8 будет закрытым. В другом случае, один на затворы третих МОП транзисторов p- и n-типов 3 и 8 поступает сигнал высокого уровня, то открывается МОП транзистор n-типа 8 и передает на свой сток сигнал со входа операнда 12, при этом будет закрытым, соответственно, МОП транзистор p-типа 3. Формирование выходного переноса P_n описывается следующим соотношением:
. (2)
Таким образом, за счет введения нового соединения упростился алгоритм формирования выходного переноса и, вследствие этого, на два МОП транзситора и один резистор уменьшились аппаратные затраты реализации одноразрядного сумматора и повысилась надежность функционирования ВИС в целом.

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов на логических элементах в составе специализированных КМОП БИС. Одноразрядный сумматор имеет в своем составе соединенные функционально пять МОП транзисторов р-типа и пять МОП транзисторов n-типа, входы первого и второго операндов, вход переноса и выходы суммы и переноса. Исток третьего МОП транзистора р-типа соединен со входом переноса. За счет введения нового соединения упростился алгоритм формирования выходного переноса. При условии равенства сигналов входных операндов значение выходного переноса совпадает со значением одного из операндов. В другом случае выходной перенос равен входному. Технический результат изобретения заключается в уменьшении аппаратных затрат при реализации одноразрядного сумматора и повышении надежности функционирования. 1 ил.

Одноразрядный сумматор, имеющий в своем составе пять МОП транзисторов p-типа и пять МОП транзисторов n-типа, входы первого и второго операндов, вход переноса и выходы суммы и переноса, причем сток первого МОП транзистора p-типа соединен с истоком второго МОП транзистора p-типа, исток первого МОП транзистора n-типа соединен с затворами вторых МОП транзисторов p- и n-типов и присоединен к входу первого операнда, затворы первых МОП транзисторов p- и n-типов соединены между собой и присоединены к истокам второго и третьего МОП транзисторов n-типа и к входу второго операнда, стоки первого МОП транзистора n-типа и вторых МОП транзисторов p- и n-типов соединены между собой и присоединены к истоку четвертого МОП транзистора n-типа и к затворам третьих и пятых МОП транзисторов p- и n-типов, сток четвертого МОП транзистора p-типа соединен с истоком пятого МОП транзистора p-типа, затворы четвертых МОП транзисторов p- и n-типов соединены между собой и присоединены к истоку пятого МОП транзистора n-типа и к входу переноса, стоки третьих МОП транзисторов p- и n-типов соединены между собой и присоединены к выходу переноса, стоки четвертого МОП транзистора n-типа и пятых МОП транзисторов p- и n-типов соединены между собой и присоединены к выходу суммы, при этом истоки первого и четвертого МОП транзисторов p-типа присоединены к шине питания, отличающийся тем, что исток третьего МОП транзистора p-типа соединен с входом переноса.