Одноразрядный сумматор на МОП-транзисторах Советский патент 1988 года по МПК G06F7/50 

со

00

4; со

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ.

Цель изобретения - упрощение сумматора .

На чертеже изображена функциональная схема одноразрядного сумматора на МОП-транзисторах.

Одноразрядный сумматор на МОП- транзисторах содержит два элемента РАВНОЗНАЧНОСТЬ 1 и 2, нагрузочные МОП-транзисторы 3 и А, функциональные МОП-транзисторы п-типа 5-12, входы 13-15 разрядов соответственно первого, второго операндов и переноса, выходы 16 и 17 соответственно переноса и суммы.

Одноразрядный сумматор на МОП- транзисторах работает следующим образом.

На затворе транзистора 5 единичное значение появляется только тогда когда на обоих входах слагаемых имеются либо нулевые, либо единичные значения ( х ; у; 0 или х ; у j 1). При этом транзистор 5 открыт и единичное значение на выходе суммы (S; 1) возможно только, если на входе переноса также имеется единичное значение (0;., 1). Если на затворе транзистора 5 имеется нулевое значение и он закрыт, что возможно при нулевом значении на одном из входов слагаемых и одиночных значений на другом ( х; О, у ; 1 или Х; 1 У; 0), то единичное значение на выходе суммы (S; 1) возможно, если закрыт и транзистор 6, т.е. при нулевом значении на входе переноса (С;., 0). Таким образом, на выходе суммы реализуется логическая функция

при единичном значении на входе переноса (С;,, 1), то закрыт и транзистор 9 и на выходе переноса - единичное значение (С; 1). Если на выходе суммы имеется единичное значение (S; 1), что возможно только при нулевом значении на входе переноса (С ;, 0) , то транзистор 9 открыт.

Кроме того, открыт и транзистор 10, на затворе которого имеется единичное значение, вследствие того, что транзистор 7 закрыт нулевым значением, поступающим с выхода элемента РАВНОЗНАЧНОСТЬ 1. В результате на выходе переноса будет нулевое значение (С; 0). При единичном значении на входах обоих слагаемых (х; У( 1) на затворе транзисторов 8 и 5 имеется единичное значение. Транзистор 5 будет открыт, но из-за того, что такое же значение и на стоке этого транзистора, это вызывает уменьшения значения на выходе переноса. Теперь при нулевом значении на выходе суммы, что возможно только при нулевом значении на входе переноса ( 0), транзистор 9 закрыт и на выходе переноса будет единичное значение (С , 1). При единичном значении на выходе суммы (S; 1), что возможно только при единичном значении на входе переноса (С;, 1), транзистор 9 открыт, но закрыт транзистор 10, на затворе которого - нулевое значение, вследствие того, что транзистор 7 открыт единичным значением, поступающим с выхода элемента РАВНОЗНАЧНОСТЬ 1. Итак, на выходе переноса (Cj) реализуется логическая функция

Изобретение- относится к вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретения - упрощение устройства. Одно- разрядньш сумматрр содержит два элемента РАВНОЗНАЧНОСТЬ 1, 2, нагрузочные МОП-транзисторы 3, 4, функциональные МОП-транзисторы п-типа 5-12, входы 13, 14,. 15 разрядов соответственно первого, второго операндов и переноса, выходы 16, 17 соответственно переноса и суммы. 1 ил.

С,., + х;

у;При нулевом значении на входах слагаемых (х ; у; 0) на затворе транзистора 8, как и на затворе транзистора 5, имеется единичное значение, открывающее транзистор, и на выходе переноса - нулевое значение (с ; 0). Если на входе одного из слагаемых имеется единичное значение, а на входе другого - нулевое значение ( X; 0, У; 1 или х; 1, у ; 0), то на затворе транзистора 8 будет нулевое значение, закрывающее этот транзистор. Если при этом на выходе суммы имеется нулевое значение (S; 0), что возможно только

С; с..,(х; +

у,

) V

Формула изобретения

Одноразрядный сумматор на МОП- транзисторах, содержащий первый и второй элементы РАВНОЗНАЧНОСТЬ, два нагрузочных МОП-транзистора и четыре функциональных МОП-транзистора п-типа, причем входы первого и второго операндов сумматора соединены соотвественно с первым и вторым входами первого элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с затвором первого функционального МОП-транзистора и первым входом второго злемен-

та РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом суммы сумматора, второй вход второго элемента РАВНОЗНАЧНОСТЬ соединен с входом переноса сумматора, исток второго функционального МОП-транзистора через первый нагрузочный МОП-транзистор соединен с шиной питания сумматора, исток третьего функционального МОП-транзистора соединен с выходом переноса сумматора и через второй нагрузочный МОП- транзистор - с шиной питания сумматора, сток четвертого функционального МОП-транзистора соединен с шиной ну- левого потенциала сумматора, отличающийся тем, что, с целью упрощения сумматора, вход первого операнда сумматора соединен со стоком первого функционального МОП- транзистора, исток которого соединен с истоком третьего функционального МОП-транзистора, сток которого соединен с истоком четвертого функционального МОП-транзистора, затвор которого соединен с истоком второго функционального Ж)П-транзистора, сток которого соединен с щиной нулевого потенциала сумматора, выходы первого и второго элементов РАВНОЗНАЧНОСТЬ соеди {1ены с затворами соответственно второго и третьего функциональных МОП-транзисторов.