ИДЕНТИФИКАТОР ЧИСЛА ЕДИНИЧНЫХ СИГНАЛОВ Российский патент 2006 года по МПК G06F5/00 H03K21/12 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны идентификаторы числа единичных сигналов (см., например, рис.8.12 на стр.479 в книге Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник. М.: Радио и связь, 1990), которые содержат логические ячейки и могут быть использованы для определения числа единичных сигналов входной последовательности х₁,..., x_n, где х_j∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных идентификаторов числа единичных сигналов, относится не полная регулярность (повторяемость) связей между логическими ячейками.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, идентификатор числа единичных сигналов (см. рис.2 в статье Новиков Л.Г. Преобразователи синхронного унитарного импульсного сигнала // Приборы и системы. Управление, контроль, диагностика. 2002. №8. С.34-35), который формирует двоичный код числа единичных сигналов входной последовательности x₁,..., x_n (x_j∈{0,1}) и содержит m логических ячеек, где m=1+[log_n] ([·] - оператор выделения целой части).

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится не полная регулярность межъячеечных связей.

Техническим результатом изобретения является упрощение устройства за счет обеспечения полной регулярности связей между логическими ячейками.

Указанный технический результат при осуществлении изобретения достигается тем, что в идентификаторе числа единичных сигналов, содержащем m логических ячеек, каждая из которых содержит элемент "И" и элемент "исключающее ИЛИ", подсоединенный первым, вторым входами и выходом соответственно к первому, второму входам элемента "И" и второму выходу логической ячейки, первые вход и выход которой подключены соответственно к первому входу и выходу элемента "И", особенность заключается в том, что в каждую логическую ячейку введен D-триггер, причем вход сброса, тактовый вход, вход данных и неинвертирующий выход D-триггера соединены соответственно с вторым, третьим входами логической ячейки, выходом и вторым входом элемента "исключающее ИЛИ", первый выход каждой предыдущей логической ячейки подключен к первому входу последующей логической ячейки, а первый вход первой и второй выход i-ой логических ячеек соединены соответственно с информационным входом и i-ым выходом идентификатора числа единичных сигналов, первый и второй управляющие входы которого образованы соответственно объединенными вторыми и объединенными третьими входами первой - m-ой логических ячеек, при этом m=1+[log₂n], где [·] есть оператор выделения целой части, n есть любое натуральное число.

На фиг.1 и 2 представлены соответственно схема предлагаемого идентификатора числа единичных сигналов и временные диаграммы, поясняющие принцип его работы.

Идентификатор числа единичных сигналов содержит логические ячейки l₁,..., l_m, где m=1+[log₂n] (n - произвольное натуральное число; [·] - оператор выделения целой части). Каждая логическая ячейка содержит элемент "И" 2, элемент "исключающее ИЛИ" 3, D-триггер 4, причем первый, второй входы и выход элемента 3 соединены соответственно с первым, вторым входами элемента 2 и вторым выходом логической ячейки, подключенной первыми входом и выходом и вторым, третьим входами соответственно к первому входу и выходу элемента 2 и входу сброса, тактовому входу D-триггера 4, вход данных и неинвертирующий выход которого соединены соответственно с выходом и вторым входом элемента 3. Первый выход каждой предыдущей логической ячейки подключен к первому входу последующей логической ячейки, а первый вход ячейки l₁ и второй выход ячейки l_i соединены соответственно с информационным входом и i-ым выходом идентификатора числа единичных сигналов, первый и второй управляющие входы которого образованы соответственно объединенными вторыми и объединенными третьими входами ячеек l₁,..., l_m.

Работа предлагаемого идентификатора числа единичных сигналов осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы y₁, y₂∈{0,1} (фиг.2), причем период Т сигнала у₂ должен удовлетворять условию Т>Δt, где Δt=Δt_Tp+mΔt_И, а Δt_Tp и Δt_И есть длительности задержек, вносимых D-триггером 4 и элементом 2. Синхронно с передним фронтом импульса сигнала y₁ и передними фронтами первого,..., (n-1)-го импульсов сигнала y₂ на информационный вход указанного идентификатора последовательно подаются двоичные сигналы x₁ и х₂,..., x_n соответственно (фиг.2). Тогда сигналы на первом и втором выходах логической ячейки 1_i будут определяться рекуррентными выражениями

где есть номер момента времени t_j (фиг.2); V_i0=0; W_0j=x_j. В представленной ниже таблице приведены значения выражений (1) при n=4. Отметим, что если n=4, то m=1+[log₂n]=3.

V₁₁=x₁V₁₂=x₁⊕x₂V₁₃=x₁⊕x₂⊕x₃V₁₄=x₁⊕х₂⊕x₃⊕x₄W₁₁=0W₁₂=x₁x₂W₁₃=x₁x₃⊕x₂x₃W₄=x₁x₄⊕x₂x₄⊕x₃x₄V₂₁=0V₂₂=x₁x₂V₂₃=x₁x₂⊕x₁x₃⊕x₂x₃V₂₄=x₁x₂⊕x₁x₃⊕x₁x₄⊕W₂₁=0W₂₂=0W₂₃=0⊕x₂x₃⊕x₂x₄⊕x₃x₄   W₂₄=x₁x₂x₃x₄V₃₁=0V₃₂=0V₃₃=0V₃₄=x₁x₂x₃x₄W₃₁=0W₃₂=0W₃₃=0W₃₄=0

Таким образом, на первом, втором,..., m-ом выходах предлагаемого идентификатора при j=n соответственно имеем V_1n=β₀, V_2n=β₁,..., V_mn=β_m-1, где β_m-1...β₁β₀ есть w-разрядный двоичный код числа единичных сигналов входной последовательности х₁,..., х_n∈{0,1}.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство обеспечивает идентификацию числа единичных сигналов входной последовательности х₁,..., х_n(х_j∈{0, 1}) за счет формирования двоичного кода этого числа и обладает в отличии от прототипа полной регулярностью межъячеечных связей.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение устройства за счет обеспечения полной регулярности связей между логическими ячейками. Устройство содержит m логических ячеек, каждая из которых содержит элемент "И", элемент "исключающее ИЛИ", D-триггер, при этом m=1+[log₂n], где [·] есть оператор выделения целой части, n есть любое натуральное число. 2 ил., 1 табл.

Идентификатор числа единичных сигналов, содержащий m логических ячеек, каждая из которых содержит элемент И и элемент Исключающее ИЛИ, подсоединенный первым, вторым входами и выходом соответственно к первому, второму входам элемента И и второму выходу логической ячейки, первые вход и выход которой подключены соответственно к первому входу и выходу элемента И, отличающийся тем, что в каждую логическую ячейку введен D-триггер, причем вход сброса, тактовый вход, вход данных и неинвертирующий выход D-триггера соединены соответственно с вторым, третьим входами логической ячейки, выходом и вторым входом элемента Исключающее ИЛИ, первый выход каждой предыдущей логической ячейки подключен к первому входу последующей логической ячейки, а первый вход первой и второй выход i-й логических ячеек соединены соответственно с информационным входом и i-м выходом идентификатора числа единичных сигналов, первый и второй управляющие входы которого образованы соответственно объединенными вторыми и объединенными третьими входами первой - m-й логических ячеек, при этом m=1+[log₂n], где [·] есть оператор выделения целой части, n есть любое натуральное число.