ПАРАЛЛЕЛЬНЫЙ СЧЕТЧИК ЕДИНИЧНЫХ СИГНАЛОВ Российский патент 2006 года по МПК H03K23/40 G06F5/00 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны параллельные счетчики единичных сигналов (см., например, фиг.1 в описании изобретения к патенту GB 2365636, кл. G 06 F 7/60, 2002 г.), которые формируют двоичный код числа единичных сигналов входного кортежа (х₁, х₂, х₃), х_i∈{0, 1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных параллельных счетчиков единичных сигналов, относятся ограниченные функциональные возможности, поскольку не допускается обработка кортежа (х₁, ..., х_n).

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип параллельный счетчик единичных сигналов (см. рис.2 в статье: Новиков Л.Г. Преобразователи синхронного унитарного импульсного сигнала. // Приборы и системы. Управление, контроль, диагностика. 2002. №8. С.34-35), который содержит элемент «И», элемент «исключающее ИЛИ» и формирует двоичный код числа единичных сигналов входного кортежа (х₁, ..., x₇), х_i∈{0, 1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, поскольку не допускается обработка кортежа (х₁, ..., х_n).

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода числа единичных сигналов входного кортежа (х₁, ..., х_n), х_i∈{0, 1}.

Указанный технический результат при осуществлении изобретения достигается тем, что в параллельном счетчике единичных сигналов, содержащем по одному элементу «И» и «исключающее ИЛИ», особенность заключается в том, что в него введены n-1 элементов «И», n-1 элементов «исключающее ИЛИ» и 2n D-триггеров, причем первый, второй входы i-го элемента «исключающее ИЛИ» и тактовый вход (n+i)-го D-триггера соединены соответственно с выходом i-го элемента «И», входом данных и тактовым входом i-го D-триггера, подключенного неинвертирующим выходом, входом установки и тактовым входом соответственно к второму входу i-го элемента «И», первому и второму управляющим входам параллельного счетчика единичных сигналов, i-й информационный вход и k-й (, где [·] есть оператор выделения целой части) выход которого образованы соответственно первым входом i-го элемента «И» и неинвертирующим выходом (n+2^k-1)-го D-триггера, выход каждого предыдущего элемента «исключающее ИЛИ» соединен с вторым входом последующего элемента «исключающее ИЛИ», а второй вход первого элемента «исключающее ИЛИ» - с шиной нулевого потенциала, вход данных каждого предыдущего, начиная с (n+1)-го, D-триггера подключен к неинвертирующему выходу последующего D-триггера, а вход данных 2n-го D-триггера соединен с выходом n-го элемента «исключающее ИЛИ».

На фиг.1 и 2 представлены соответственно схема предлагаемого параллельного счетчика единичных сигналов (например, при n=4) и временные диаграммы, поясняющие принцип его работы.

Параллельный счетчик единичных сигналов содержит элементы «И» 1₁, ..., 1_n, элементы «исключающее ИЛИ» 2₁, ..., 2_n, D-триггеры 3₁, ..., 3_2n, причем первый, второй входы элемента 2_i и тактовый вход D-триггера 3_n+i соединены соответственно с выходом элемента 1_i входом данных и тактовым входом D-триггера 3_i подключенного неинвертирующим выходом, входом установки и тактовым входом соответственно к второму входу элемента 1_i, первому и второму управляющим входам параллельного счетчика единичных сигналов, i-ый информационный вход и k-ый (, где [·] есть оператор выделения целой части) выход которого образованы соответственно первым входом элемента 1_i и неинвертирующим выходом D-триггера , выход каждого предыдущего элемента «исключающее ИЛИ» соединен с вторым входом последующего элемента «исключающее ИЛИ», а второй вход элемента 2₁ - с шиной нулевого потенциала, вход данных каждого предыдущего, начиная с 3_n+i D-триггера, подключен к неинвертирующему выходу последующего D-триггера, а вход данных D-триггера 3_2n соединен с выходом элемента 2_n.

Работа предлагаемого параллельного счетчика единичных сигналов осуществляется следующим образом. На его первый, ..., n-ый информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x₁, ..., x_n∈{0, 1} и импульсные сигналы у₁, у₂∈{0,1} (фиг.2), причем период T сигнала у₂ должен удовлетворять условию Т>Δt, где Δt=Δt_Тр+Δt_И+nΔt_{иск или}, а Δt_Тр, Δt_И и Δt_{иск или} есть длительности задержек, вносимых соответственно D-триггером, элементом «И» и элементом «исключающее ИЛИ». Тогда сигналы на выходе элемента 2_i и неинвертирующем выходе D-триггера 3_n+1 будут определяться рекуррентными выражениями

где и q=j есть номера моментов времени t_j и t^* _q соответственно (фиг.2); W_(i-1)0=1; W_0j=0; V₂₀=...=V_n0=Θ; (Θ - неопределенное значение сигнала). В представленной ниже таблице приведены значения выражений (1) при n=4.

W₁₁=x₁W₂₁=x₁⊕x₂W₃₁=x₁⊕x₂⊕x₃W₄₁=x₁⊕x₂⊕x₃⊕x₄V₁₁=ΘV₂₁=ΘV₃₁=ΘV₄₁=W₄₁W₁₂=0W₂₂=x₁x₂W₃₂=x₁x₂⊕x₁x₃⊕x₂x₃W₄₂=x₁x₂⊕x₁x₃⊕x₁x₄⊕x₂x₃⊕x₂x₄⊕x₃x₄V₁₂=ΘV₂₂=ΘV₃₂=W₄₁V₄₂=W₄₂W₁₃=0W₂₃=0W₃₃=x₁x₂x₃W₄₃=x₁x₂x₃⊕x₁x₂x₄⊕x₁x₃x₄⊕x₂x₃⊕x₂x₃x₄V₁₃=ΘV₂₃=W₄₁V₃₃=W₄₂V₄₃=W₄₃W₁₄=0W₂₄=0W₃₄=0W₄₄=x₁x₂x₃x₄V₄=W₄₁V₂₄=W₄₂V₃₄=W₄₃V₄₄=W₄₄

Таким образом, на k-ом (, где [·] есть оператор выделения целой части) выходе предлагаемого параллельного счетчика единичных сигналов при q=n имеем , где β_[log2n]...β₁β₀ есть двоичный код числа единичных сигналов входного кортежа (х₁, ..., х_n).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый параллельный счетчик единичных сигналов обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает формирование двоичного кода числа единичных сигналов входного кортежа (х₁, ..., x_n,), X_i∈{0, 1}.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в расширении функциональных возможностей за счет обеспечения формирования двоичного кода числа единичных сигналов входного кортежа (x₁, ..., x_n), x_i∈{0, 1}. В счетчик, содержащий по одному элементу «И» (1) и «исключающее ИЛИ» (2), введены n-1 элементов «И» (1), n-1 элементов «исключающее ИЛИ» (2) и 2n D-триггеров (3). 2 ил., 1 табл.

Параллельный счетчик единичных сигналов, содержащий по одному элементу «И» и «исключающее ИЛИ», отличающийся тем, что в него введены n-1 элементов «И», n-1 элементов «исключающее ИЛИ» и 2n D-триггеров, причем первый, второй входы i-го элемента «исключающее ИЛИ» и тактовый вход (n+i)-го D-триггера соединены соответственно с выходом i-го элемента «И», входом данных и тактовым входом i-го D-триггера, подключенного неинвертирующим выходом, входом установки и тактовым входом соответственно к второму входу i-го элемента «И», первому и второму управляющим входам параллельного счетчика единичных сигналов, i-ый информационный вход и k-ый где [·] есть оператор выделения целой части) выход которого образован соответственно первым входом i-го элемента «И» и неинвертирующим выходом (n+2^k-1)-го D-триггера, выход каждого предыдущего элемента «исключающее ИЛИ» соединен с вторым входом последующего элемента «исключающее ИЛИ», а второй вход первого элемента «исключающее ИЛИ» - с шиной нулевого потенциала, вход данных каждого предыдущего, начиная с (n+1)-го D-триггера, подключен к неинвертирующему выходу последующего D-триггера, а вход данных 2n-го D-триггера соединен с выходом n-го элемента «исключающее ИЛИ».