МИКРОКОНТРОЛЛЕРНАЯ СЕТЬ Российский патент 2006 года по МПК G05B19/18 G06F9/28 

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами, роботами и робототехническими комплексами, а также подсистем логического управления многоуровневых иерархических АСУ и мультипроцессорных систем широкого класса.

Известна распределенная система для программного управления технологическими процессами, содержащая M*N каналов (модулей), каждый из которых включает блок памяти программ, коммутатор адреса, регистры адреса и команд, мультиплексор логических условий, блоки синхронизации и анализа, буферный запоминающий блок, два блока элементов И и элемент И (а.с. 1605212 СССР, кл. G 05 B 19/18; опубл. 07.11.90, БИ №41).

Недостатком этой системы является узкая область применения, связанная с отсутствием средств синхронизации групп параллельных участков программ, закрепленных за различными модулями. Отсутствие средств синхронизации во многих случаях является недопустимым, поскольку обусловливает возможность одновременного выполнения несовместимых команд (участков).

Наиболее близкой к предлагаемой сети по технической сущности является дискретная микроконтроллерная сеть, содержащая M*N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, каждый модуль которой включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, первую и вторую группы элементов И, группу элементов ИЛИ, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, блок элементов НЕ (патент РФ 2168198, МПК 6 G 05 В 19/18, G 06 F 9/28, опубл. 27/05/2001).

Недостатком указанной сети является узкая область применения в связи с ее ограниченной наращиваемостью. Добавление в эту сеть нового столбца или строки модулей возможно только при введении новых физических связей в сети.

Технической задачей заявляемого изобретения является расширение области применения микроконтроллерной сети за счет обеспечения возможности простого наращивания числа ее модулей. В предлагаемой сети, благодаря регулярности межмодульных связей, добавление нового столбца или строки модулей не требует введения новых физических связей. Возможность такого наращивания позволяет сети быстро адаптироваться к реализации более сложных алгоритмов управления.

Техническая задача решается тем, что в микроконтроллерную сеть, содержащую M*N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, при этом каждый модуль включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, причем вход кода операции модуля соединен с первым информационным входом коммутатора адреса, выход которого подключен к информационному входу регистра адреса, выход которого подключен к адресному входу блока памяти программ, выход которого соединен с информационным входом регистра команд, выход метки конца программы которого соединен с управляющими входами коммутатора адреса, выходы кода логического условия и модифицируемого разряда адреса регистра команд подключены к управляющему и первому информационному входам мультиплексора логических условий соответственно, второй информационный вход которого соединен со входом логических условий модуля, первый вход блока синхронизации соединен со входом пуска модуля, выход немодифицируемой части адреса регистра команд в объединении с выходом мультиплексора логических условий подключены к первому входу блока элементов ИЛИ и к информационному входу буферного регистра, выход которого соединен со вторым входом блока элементов ИЛИ, выход которого соединен со вторым информационным входом коммутатора адреса, выход микроопераций регистра команд подключен к выходу микроопераций модуля, вход вектора соответствия модуля соединен с информационным входом регистра вектора соответствия, первый выход номера вершины синхронизации регистра команд соединен со входом первого дешифратора номера вершины синхронизации, второй выход номера вершины синхронизации регистра команд соединен со входом второго дешифратора номера вершины синхронизации, выход первого элемента ИЛИ соединен со входом синхронизации буферного регистра и со входом первого одновибратора, выход которого подключен ко входу сброса регистра команд и ко второму входу блока синхронизации, первый выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен ко входу синхронизации регистра адреса, выход метки конца участка регистра команд соединен с входом второго одновибратора, выход которого соединен с третьим входом блока синхронизации, второй выход которого подключен ко входу сброса буферного регистра и к первому входу третьего элемента ИЛИ, вход настройки модуля соединен со вторым входом второго элемента ИЛИ, со входом синхронизации регистра вектора соответствия, а также со входом элемента задержки, выход которого подключен ко второму входу третьего элемента ИЛИ, выход которого подключен ко входу синхронизации регистра команд, дополнительно введена группа блоков управления синхронизацией, с первого по n-й (где n - максимальное число вершин синхронизации в реализуемых программах), причем первые входы блоков управления синхронизацией с первого по n-й являются входами наличия соседа слева сети, вторые входы блоков управления синхронизацией с первого по n-й являются входами наличия соседа снизу сети, выходы регистра вектора соответствия с первого по n-й подключены к третьим входам блоков управления синхронизацией с первого по n-й соответственно, выходы первого дешифратора номера вершины синхронизации с первого по n-й соединены с шестыми входами блоков управления синхронизацией с первого по n-й соответственно, выходы второго дешифратора номера вершины синхронизации с первого по n-й подключены к седьмым входам блоков управления синхронизацией с первого по n-й соответственно, четвертые входы блоков управления синхронизацией с первого по n-й являются первой группой входов модуля с первого по n-й соответственно, пятые входы блоков управления синхронизацией с первого по n-й являются второй группой входов модуля с первого по n-й соответственно, восьмые входы блоков управления синхронизацией с первого по n-й являются третьей группой входов модуля с первого по n-й соответственно, девятые входы блоков управления синхронизацией с первого по n-й являются четвертой группой входов модуля с первого по n-й соответственно, первые выходы блоков управления синхронизацией с первого по n-й являются первой группой выходов модуля с первого по n-й соответственно, вторые выходы блоков управления синхронизацией с первого по n-й являются второй группой выходов модуля с первого по n-й соответственно, третьи выходы блоков управления синхронизацией с первого по n-й являются третьей группой выходов модуля с первого по n-й соответственно, четвертая группа выходов блоков управления синхронизацией с первого по n-й соединена со входами первого элемента ИЛИ с первого по n-й соответственно, каждый блок управления синхронизацией включает в себя триггер наличия соседа слева, триггер наличия соседа снизу, группу элементов НЕ, группу элементов И, с первого по пятый элементы ИЛИ, первый и второй элементы И, коммутатор, триггер и триггер разрешения запуска, причем первый вход блока управления синхронизацией подключен ко входу установки триггера наличия соседа слева, и через первый элемент НЕ группы ко входу сброса триггера наличия соседа слева, прямой выход которого подключен к первому входу первого элемента И группы, выход которого является вторым выходом блока управления синхронизацией, инверсный выход триггера наличия соседа слева подключен ко второму входу второго элемента И группы, выход которого соединен со вторым входом второго элемента ИЛИ, второй вход блока управления синхронизацией подключен ко входу установки триггера наличия соседа снизу и через второй элемент НЕ группы ко входу сброса триггера наличия соседа снизу, прямой выход которого соединен с первым входом третьего элемента И группы, выход которого является третьим выходом блока управления синхронизацией, инверсный выход триггера наличия соседа снизу подключен ко второму входу четвертого элемента И группы, выход которого подключен к первому входу первого элемента ИЛИ, третий вход блока управления синхронизацией подключен к первому входу пятого элемента ИЛИ, выход которого соединен с третьим входом первого элемента И, четвертый вход блока управления синхронизацией подключен ко второму входу первого элемента ИЛИ, выход которого подключен к первому входу первого элемента И, пятый вход блока управления синхронизацией подключен к первому входу второго элемента ИЛИ, выход которого подключен ко второму входу первого элемента И, выход которого подключен к первому входу коммутатора, и через третий элемент НЕ группы подключен к третьему входу коммутатора, шестой вход блока управления синхронизацией подключен ко входу установки триггера разрешения запуска, седьмой вход блока управления синхронизацией подключен ко входу синхронизации триггера, и через четвертый элемент НЕ группы к информационному входу триггера, прямой выход которого подключен ко второму входу второго элемента И, прямой выход триггера подключен ко второму и четвертому входам коммутатора, выход коммутатора соединен с первым и четвертым выходами блока управления синхронизацией, выход коммутатора подключен ко входу синхронизации триггера разрешения запуска, информационный вход триггера разрешения запуска соединен с шиной логического нуля, прямой выход триггера разрешения запуска соединен со вторым входом пятого элемента ИЛИ, выход коммутатора подключен к первому входу второго элемента И, выход которого подключен ко второму входу четвертого элемента ИЛИ, выход которого подключен ко второму входу первого элемента И группы и к первому входу второго элемента И группы, выход второго элемента И подключен ко второму входу третьего элемента ИЛИ, восьмой вход блока управления синхронизацией подключен к первому входу третьего элемента ИЛИ, выход которого подключен ко второму входу третьего элемента И группы и к первому входу четвертого элемента И группы, девятый вход блока управления синхронизацией подключен к первому входу четвертого элемента ИЛИ.

Сущность изобретения поясняется чертежами, где на фиг.1 представлена функциональная схема модуля микроконтроллерной сети, на фиг.2 изображена функциональная схема блока управления синхронизацией, на фиг.3 изображена функциональная схема блока синхронизации, на фиг.4 дана структурная схема микроконтроллерной сети, на фиг.5 приведены форматы (микро)команд, реализуемые модулем микроконтроллерной сети, на фиг.6 представлен иллюстративный пример, поясняющий принципы реализации параллельных алгоритмов (программ) в микроконтроллерной сети.

Модуль микроконтроллерной сети (фиг.1) включает блок 1 памяти программ, регистр 2 адреса, регистр 3 команд, мультиплексор 4 логических условий, коммутатор 6 адреса, блок 10 синхронизации, первый 14 второй 12 третий 13 элементы ИЛИ, регистр 5 вектора соответствия, буферный 7 регистр, первый 8 и второй 9 дешифраторы номера вершины синхронизации, блок 11 элементов ИЛИ, первый 16 и второй 15 одновибраторы, элемент 17 задержки, причем вход 33 кода операции модуля соединен с первым информационным входом коммутатора 6 адреса, выход которого подключен к информационному входу регистра 2 адреса, выход которого подключен к адресному входу блока 1 памяти программ, выход которого соединен с информационным входом регистра 3 команд, выход 3.8 метки конца программы которого соединен с управляющими входами коммутатора 6 адреса, выходы 3.2 кода логического условия и 3.1 модифицируемого разряда адреса регистра 3 команд подключены к управляющему и первому информационному входам мультиплексора 4 логических условий соответственно, второй информационный вход которого соединен с входом 32 логических условий модуля, первый вход блока 10 синхронизации соединен со входом 34 пуска модуля, выход 3.3 немодифицируемой части адреса регистра 3 команд в объединении с выходом мультиплексора 4 логических условий подключены к первому входу блока 11 элементов ИЛИ и к информационному входу буферного регистра 7, выход которого соединен со вторым входом блока 11 элементов ИЛИ, выход которого соединен со вторым информационным входом коммутатора 6 адреса, выход 3.4 микроопераций регистра команд подключен к выходу 43 микроопераций модуля, вход 39 вектора соответствия модуля соединен с информационным входом регистра 5 вектора соответствия, выходы с первого по n-й которого подключены к третьим входам блоков 18.1-18.n управления синхронизацией соответственно, первые входы блоков 18.1-18.n управления синхронизацией являются входами 41.1-41.n наличия соседа слева сети, вторые входы блоков 18.1-18.n управления синхронизацией являются входами 42.1-42.n наличия соседа снизу сети, первый выход 3.5 номера вершины синхронизации регистра 3 команд соединен со входом первого дешифратора 8 номера вершины синхронизации, выходы с первого по n-й которого соединены с шестыми входами блоков 18.1-18.n управления синхронизацией соответственно, второй выход 3.6 номера вершины синхронизации регистра 3 команд соединен со входом второго дешифратора 9 номера вершины синхронизации, выходы с первого по n-й которого подключены к седьмым входам блоков 18.1-18.n управления синхронизацией соответственно, четвертые входы блоков 18.1-18.n управления синхронизацией являются первой группой входов 35.1-35.n модуля соответственно, пятые входы блоков 18.1-18.n управления синхронизацией являются второй группой входов 36.1-36.n модуля соответственно, восьмые входы блоков 18.1-18.n управления синхронизацией являются третьей группой входов 37.1-37.n модуля соответственно, девятые входы блоков 18.1-18.n управления синхронизацией являются четвертой группой входов 38.1-38.n модуля соответственно, первые выходы блоков 18.1-18.n управления синхронизацией являются первой группой выходов 44.1-44.n модуля соответственно, вторые выходы блоков 18.1-18.n управления синхронизацией являются второй группой выходов 45.1-45.n модуля соответственно, третьи выходы блоков 18.1-18.n управления синхронизацией являются третьей группой выходов 46.1-46.n модуля соответственно, четвертые выходы блоков 18.1-18.n управления синхронизацией соединены со входами первого элемента ИЛИ 14 с первого по n-й соответственно, выход которого соединен со входом синхронизации буферного регистра 7 и со входом первого одновибратора 16, выход которого подключен ко входу сброса регистра 3 команд и ко второму входу блока 10 синхронизации, первый выход которого соединен с первым входом второго элемента ИЛИ 12, выход которого подключен ко входу синхронизации регистра 2 адреса, выход 3.7 метки конца участка регистра 3 команд соединен со входом второго одновибратора 15, выход которого соединен с третьим входом блока 10 синхронизации, второй выход которого подключен ко входу сброса буферного регистра 7 и к первому входу третьего элемента ИЛИ 13, вход настройки модуля 40 соединен со вторым входом второго элемента ИЛИ 12, со входом синхронизации регистра 5 вектора соответствия, а также со входом элемента задержки 17, выход которого подключен ко второму входу третьего элемента ИЛИ 13, выход которого подключен ко входу синхронизации регистра 5 команд.

Блок управления синхронизацией (фиг.2) содержит триггер 21.1 наличия соседа слева, триггер 21.2 наличия соседа снизу, группа элементов НЕ 31.1, 31.2, 31.3, 31.4, группа элементов И 23.1, 23.2, 23.3, 23.4, элементы ИЛИ первый 19, второй 20, третий 24, четвертый 28, пятый 26, первый 22 и второй 37 элементы И, коммутатор 25, триггер 30 и триггер 29 разрешения запуска, причем первый вход блока управления синхронизацией подключен ко входу установки триггера 21.1 наличия соседа слева, и через первый элемент НЕ 31.1 группы ко входу сброса триггера 21.1 наличия соседа слева, прямой выход которого подключен к первому входу первого элемента И 23.1 группы, выход которого является вторым выходом блока управления синхронизацией, инверсный выход триггера 21.1 наличия соседа слева подключен ко второму входу второго элемента И 23.2 группы, выход которого соединен со вторым входом второго элемента ИЛИ 20, второй вход блока управления синхронизацией подключен ко входу установки триггера 21.2 наличия соседа снизу, и через второй элемент НЕ 31.2 группы ко входу сброса триггера 21.2 наличия соседа снизу, прямой выход которого соединен с первым входом третьего элемента И 23.3 групп, выход которого является третьим выходом блока управления синхронизацией, инверсный выход триггера 21.2 наличия соседа снизу подключен ко второму входу четвертого элемента И 23.4 группы, выход которого подключен к первому входу первого элемента ИЛИ 19, третий вход блока управления синхронизацией подключен к первому входу пятого элемента ИЛИ 26, выход которого соединен с третьим входом первого элемента И 22, четвертый вход блока управления синхронизацией подключен ко второму входу первого элемента ИЛИ 19, выход которого подключен к первому входу первого элемента И 22, пятый вход блока управления синхронизацией подключен к первому входу второго элемента ИЛИ 20, выход которого подключен ко второму входу первого элемента И 22, выход которого подключен к первому входу коммутатора 25, и через третий элемент НЕ 31.3 группы подключен к третьему входу коммутатора 25, шестой вход блока управления синхронизацией подключен ко входу установки триггера 29 разрешения запуска, седьмой вход блока управления синхронизацией подключен ко входу синхронизации триггера 30, и через четвертый элемент НЕ 31.4 группы к информационному входу триггера 30, выход которого подключен ко второму входу второго элемента И 37, выход триггера 30 подключен ко второму и четвертому входу коммутатора 25, выход коммутатора 25 является первым и четвертым выходами блока управления синхронизацией, выход коммутатора 25 подключен ко входу синхронизации триггера 29 разрешении запуска, информационный вход триггера 29 разрешения запуска соединен с шиной логического нуля, прямой выход триггера 29 разрешения запуска соединен со вторым входом пятого элемента ИЛИ 26, выход коммутатора 25 подключен к первому входу второго элемента И 37, выход которого подключен ко второму входу четвертого элемента ИЛИ 28, выход которого подключен ко второму входу первого элемента И 23.1 группы и к первому входу второго элемента И 23.2 группы, выход второго элемента И 37 подключен ко второму входу третьего элемента ИЛИ 24, восьмой вход блока управления синхронизацией подключен к первому входу третьего элемента ИЛИ 24, выход которого подключен ко второму входу третьего элемента И 23.3 группы и к первому входу четвертого элемента И 23.4 группы, девятый вход блока управления синхронизацией подключен к первому входу четвертого элемента ИЛИ 28.

Общие особенности функциональной организации микроконтроллерной сети состоят в следующем.

Микроконтроллерная сеть (МКС) формируется из множества однотипных модулей, объединенных в матричную структуру (фиг.4). Каждый модуль МКС (микроконтроллер) выполняется в виде СБИС с внутренней перепрограммируемой памятью программ и имеет четыре входных и три выходных информационных каналов, предназначенных для подключения к другим аналогичным модулям и обмена управляющей информацией. Модули сети идентифицируются условными номерами вида i.j, где i и j имеют смысл соответственно номера строки и номера столбца матричной структуры, содержащих данный модуль, "." - символ конкатенации (В дальнейшем модуль с номером i.j именуется также как (i.j)-й модуль или модуль m_i.j).

МКС служит для управления сложными объектами, поведение которых описывается комплексом программ и предполагает параллельное протекание и взаимодействие множества процессов. Комплекс программ, реализуемый сетью, разбивается на множество параллельных и последовательных участков, которые распределяются между различными модулями. Каждый модуль реализует некоторое подмножество участков.

В процессе выполнения участков программ модули МКС обрабатывают команды двух типов: операционные и коммуникационные. Операционные команды (эти команды имеют формат Ф₂ (фиг.5)) обеспечивают выдачу управляющих воздействий на объект управления и инициируют исполнение требуемых микроопераций. Коммуникационные команды (формат Ф₃ (фиг.5)) служат для организации взаимодействия и координации различных модулей, включая запуск участков, закрепленных за другими модулями (межмодульную передачу управления), и синхронизацию параллельных участков программ.

Организация межмодульного взаимодействия в предлагаемой МКС немного отличается от прототипа. Так же как и в прототипе, в рассматриваемой МКС межмодульная передача управления в явном виде отсутствует; выполняется только процедура синхронизации. При этом запуск участков программ, реализуемых различными модулями, происходит при выполнении соответствующих условий синхронизации. Таким условием при запуске участков, непосредственно следующих за подмножеством других (параллельных) участков, является синхронизация (завершение) всех участков данного подмножества. При запуске участков, следующих за единственным участком, в качестве условия выступает завершение этого единственного участка.

Для задания момента активизации некоторого участка (где е - порядковый номер данного участка для (i.j)-го модуля, k - номер программы), этому участку ставится в соответствии номер непосредственно предшествующей ему вершины синхронизации a_t (если активизируемому участку непосредственно предшествует единственный участок программы, то вершина a_t считается фиктивной). Запуск участка происходит после выполнения вершины a_t, т.е. как только завершаются все непосредственно предшествующие ему участки программы.

В предлагаемой сети указанные адреса формируются непосредственно модулями, реализующими запускаемые участки (модулями - приемниками управления), в результате самонастройки. Адрес начала следующего ((е+1)-го) участка, выполняемого (i.j)-м модулем, указывается в заключительной команде предшествующего (е-го) участка программы. Для задания адресов начальных участков модулей используются команды настройки формата Ф₁ (фиг.4). За каждым модулем сети закрепляется Q таких команд, Q - число программ, реализуемых микроконтроллерной сетью (число программ в реализуемом комплексе). Каждая из Q команд настройки определяет адрес первой команды, выполняемой (i.j)-м модулем при реализации k-й программы, т.е. адрес начального участка (i.j)-го модуля. (Если (i.j)-й модуль не участвует в процессе выполнения k-й программы, то команда Ф₁ содержит только нули). Команды настройки Ф₁ размещаются в блоке 1 памяти программ (фиг.1) по начальным адресам от 1 до Q включительно. Команда настройки, а следовательно, и реализуемая программа однозначно задается адресом при обращении к блоку 1.

Процесс синхронизации параллельных участков в предлагаемой МКС осуществляется на основе распространения и опроса отдельных сигналов завершения групп параллельных участков. Каждый такой сигнал распространяется в отдельном канале управления синхронизацией, который соответствует одной из вершин синхронизации (слияния) параллельных участков. Канал управления синхронизацией представляет собой совокупность элементов различных модулей МКС и соответствующих связей, обеспечивающих протекание процесса синхронизации определенной группы параллельных участков.

Для обеспечения синхронизации произвольных групп параллельных участков за каждым модулем МКС закрепляется вектор, задающий соответствие между множеством вершин синхронизации программы и данным модулем. (i.j)-му модулю сети, , , в общем случае соответствует Q различных векторов, каждый из которых отвечает определенной программе. Вектор соответствия для (i.j)-го модуля и k-й программы имеет вид

где

n_k - число вершин синхронизации в k-й программе.

Значение компоненты вектора S^i.j(k) определяется следующим образом:

, если за (i.j)-м модулем закреплен некоторый участок программы, завершающийся в q-й вершине синхронизации;

, если (i.j)-й модуль не реализует ни одного участка, завершающегося в q-й вершине синхронизации, или q-я вершина синхронизации отсутствует в k-й программе (что возможно при n_k<q).

Синхронизация группы параллельных участков , завершающихся (сходящихся) в q-й вершине синхронизации, осуществляется на основе циклического распространения сигнала d_q завершения группы участков в q-м канале управления синхронизацией МКС. Сигнал d_q формируется (i.N)-м модулем сети (фиг.3). В исходном состоянии d_q=0 (параллельные участки не завершены) и, следовательно, .

Процесс синхронизации включает две фазы - формирование признака окончания синхронизируемых участков и передачу этого признака всем модулям МКС. Первая из указанных фаз начинается с подачи единичного сигнала . В отличие от прототипа, где данный сигнал одновременно подается модулям с номерами 1.1, 2.1,...,M.1 и М.2, М.3,...,M.N и последовательно распространяется через все модули МКС в направлении от (M.1)-го модуля вверх и вправо до (1.N)-го модуля, в рассматриваемой МКС сигнал распространяется через все модули МКС к модулям с номерами 1.1, 2.1,...,M.1 и М.2, М.3,...,M.N. Таким образом, происходит избавление от обратных связей (1.N)-го модуля с крайними левыми и крайними нижними модулями, вследствие чего появляется возможность наращивания МКС путем присоединения дополнительных модулей.

Единичный сигнал распространяется от (1.N)-го модуля вниз и влево через все модули МКС ко всем крайним левым и крайним нижним клеткам. Крайние клетки определяются триггерами наличия соседа слева и наличия соседа снизу . Если , то это значит, что присутствует связь с соседом слева, и сигнал передается этому соседу. Если , то это значит, что присутствует связь с соседом снизу, и сигнал передается этому соседу. В противном случае единичный сигнал по обратной связи передается на выход модуля следующим образом: на верхний, если сигнал пришел сверху, и на правый, если сигнал пришел справа. Затем начинается обратное распространение единичного сигнала через МКС к модулю (1.N).

Распространение сигнала через некоторый модуль m_i.j происходит следующим образом. Если , то появление единичных сигналов на нижнем и левом входах (i.j)-го модуля обусловливает формирование единичного сигнала на его выходе. Если , то формирование единичного сигнала на выходе (i.j)-го модуля происходит только при условии завершения участка , реализуемого (i.j)-м модулем.

Состояние участка определяется значением сигнала - признака , если участок завершен; в противном случае. В случае, если участок не завершен, на выходе (i.j)-го модуля устанавливается нулевой сигнал. Данный сигнал формирует нулевые сигналы на выходах всех модулей, расположенных выше и/или правее (i.j)-го модуля. На выходе (1.N)-го модуля, соответственно, также будет нулевой сигнал d_q=0. Как только происходит завершение участка , единичный сигнал передается на выход (i.j)-го модуля и поступает на (i-1.j)-й и (i.j+1)-й модули.

После завершения всех параллельных участков группы B_q сигнал пройдет на входы (1.N)-го модуля и на выходе (1.N)-го модуля, таким образом, будет сформирован сигнал d_q=1, сообщающий об окончании синхронизируемых параллельных участков. На этом первая фаза синхронизации завершается.

Вторая фаза синхронизации начинается с инвертирования сигнала d_q. Получаемый нулевой сигнал также распространяется от (1.N)-го модуля вниз и влево через все модули МКС ко всем крайним левым и крайним нижним клеткам, как и в предыдущей фазе, затем сигнал распространяется через все модули МКС до модуля с номером 1.N. В процессе распространения сигнала происходит запуск всех модулей, ожидающих завершение параллельных участков группы B_q. Признаком запуска модуля является переход сигнала из единицы в нуль (1→0). Вторая фаза и процесс синхронизации параллельных участков в целом завершаются после появления нулевого сигнала на выходе (1.N)-го модуля.

Принципы организации межмодульной передачи управления и синхронизации параллельных участков в предлагаемой МКС поясняются примером реализации параллельного алгоритма управления, представленного на фиг.6а. Алгоритм включает 20 параллельных и последовательных участков , принадлежность которых определенному модулю задается верхним индексом i.j. В рассматриваемый алгоритм входят вершины синхронизации a₁, а₂,...,а₁₁; вершины a₇, a₈, а₉, а₁₀, а₁₁ (показанные пунктиром) являются фиктивными, поскольку им соответствуют переходы между отдельными участками. МКС содержит 3×3 модулей.

Таблица настройки модулей, определяющая адреса начальных участков , а также номера вершин синхронизации а_t, после достижения которых должен быть обеспечен запуск соответствующих модулей, представлена на фиг.6б. В соответствии с данной таблицей запуск модулей m_1.1, m_3.2 и m_3.3 происходит после выполнения вершины синхронизации a₁, т.е. после завершения участка , запуск модуля m_1.2 осуществляется после достижения вершины синхронизации a₇, т.е. после завершения участка и т.д. Модуль m_2.2 активизируется непосредственно в момент запуска МКС независимо от состояния других модулей.

Таблица векторов соответствия для рассматриваемого алгоритма показана на фиг.6в. Согласно данной таблице модуль m_1.1 реализует участки, завершающиеся в вершинах синхронизации а₂, a₄ и а₅, модуль m_1.2 - участки, сходящиеся в вершинах а₃, а₄ и а₆, и т.д.

Более подробно процессы синхронизации и запуска параллельных участков описываются при рассмотрении соответствующих режимов функционирования модулей МКС.

Назначение элементов и блоков модуля микроконтроллерной сети (фиг.1), за исключением блоков 18.1-18.n, не отличается от прототипа.

Назначение элементов блоков 18.1-18.n (фиг.2) состоит в седующем.

Элементы ИЛИ 19, 20, 24, 28 служат для обеспечивания циркуляции сигналов управления синхронизацией параллельных участков между модулями МКС.

Триггеры наличия соседа слева 21.1 и наличия соседа снизу 21.2 вместе с элементами НЕ 31.1 и 31.2 служат для индикации наличия соседних микроконтроллеров слева и снизу соответственно, и при отсутствии соседних микроконтроллеров, совместно с элементами И 23.1, 23.2, 23.3, 23.4, блокируют распространение сигналов управления синхронизацией.

Элемент И 22 служит для блокировки прохождения сигнала управления синхронизацией в случае невыполнения условий участков синхронизации в тякущем модуле.

Коммутатор 25 вместе с элементом НЕ 31.3 служит для инвертирования сигнала управления синхронизацией.

Элемент ИЛИ 26 служит для объеденения сигналов с триггера разрешения запуска и с третьего входа блока управления синхронизацией.

Элемент И 27 служит для разрешения/блокировки прохождения сигнала управления синхронизацией в направлении, противоположном направлению его поступления.

Триггер 29 разрешения запуска служит для фиксации сигнала окончания параллельного участка текущего модуля.

Триггер 30 вместе с элементом НЕ 31.4 служит для хранения признака расположения текущего модуля.

Рассмотрим процесс функционирования микроконтроллерной сети подробно.

Первоначально элементы памяти (регистры и триггеры) всех модулей МКС находятся в состоянии логического нуля. Исключение составляют триггеры 49 блоков 10 синхронизации (фиг.3), а также разряды 3.8 регистров 3 (фиг.1), установленные в единичное состояние. Исходя из указанного состояния элементов памяти блоки 10 синхронизации модулей выключены, коммутаторы 6 настроены на прием информации с входов 33, а на всех выходах модулей находятся сигналы логического нуля.

Работа сети начинается с настройки модулей на выполнение требуемой программы. Предположим, что эта программа имеет номер k. Настройка (i.j)-го модуля на выполнение k-й программы сводится к установлению адреса (адреса первой команды), а также к определению номера вершины синхронизации а_t, после достижения которой должен осуществляться запуск (i.j)-го модуля.

Процесс настройки начинается с подачи на вход 33 (i.j)-го модуля (фиг.1) кода операции. Код операции (КОП), представляющий собой код номера выполняемой программы (k), через коммутатор 6 передается на информационный вход регистра 2. Одновременно на вход 40 модуля подается импульс настройки. Указанный импульс через элемент ИЛИ 12 поступает на вход синхронизации регистра 2 и задним фронтом фиксирует КОП в данном регистре. Далее КОП с выхода регистра 2 подается на адресный вход блока 1 и формирует на его выходе команду настройки Ф₁) (фиг.5), соответствующую k-й программе.

В то же самое время импульс настройки через элемент 17 задержки и элемент ИЛИ 13 (фиг.1) передается на вход синхронизации регистра 3 и задним фронтом производит запись считанной из блока 1 команды в регистр 3. После фиксации команды на выходах 3.2 и 3.3 регистра 3 образуется адрес , а на выходе 3.6 формируется код номера (t) вершины синхронизации (НВС) а_t. На остальных выходах регистра 3 устанавливаются нулевые сигналы.

Нулевой сигнал с выхода 3.8 регистра 3 перенастраивает коммутатор 6 на прием информации с выхода блока элементов ИЛИ 11. Поскольку на выходе 3.1 регистра 3 присутствует нулевой код (проверка логических условий в ходе настройки не производится), адрес без изменений проходит через блок элементов ИЛИ 11. Далее этот адрес передается через коммутатор 6 и устанавливается на информационном входе регистра 2.

В то же время код номера вершины синхронизации a_t с выхода 3.6 регистра 3 подается на вход дешифратора 9. В результате на t-м выходе дешифратора 9 образуется единичный сигнал. Этот сигнал открывает триггер 30.t (фиг.2) и тем самым обеспечивает возможность опроса уровня сигнала на выходе коммутатора 25.t. Для модуля МКС, который реализует начальный участок k-й программы, задание кода НВС не требуется, поскольку этот модуль активизируется непосредственно в момент запуска МКС независимо от условий синхронизации. На выходе 3.6 регистра 3 рассматриваемого модуля соответственно устанавливается нулевой код.

Одновременно с описанными выше действиями производится запись в регистр 5 модуля значения вектора S^i.j(k) (устанавливается соответствие между (i.j)-м модулем и множеством вершин синхронизации k-й программы). Вектор S^i.j(k) подается на вход 39 модуля и по заднему фронту импульса настройки с входа 40 модуля заносится в регистр 5. На этом процесс настройки (i.j)-го модуля завершается.

Аналогичным образом протекает процесс настройки остальных модулей МКС, причем настройка различных модулей выполняется одновременно. На входы 33 всех модулей подается один и тот же КОП; векторы соответствия для разных модулей в общем случае различны. В результате настройки для каждого модуля определяется момент его запуска при выполнении сетью k-й программы, задается соответствующий адрес (адрес первой команды) и, кроме того, устанавливается подмножество вершин синхронизации k-й программы, в которых завершаются участки, реализуемые модулем.

После завершения настройки осуществляется запуск МКС. Для запуска сети на вход 34 одного из ее модулей подается импульс пуска. Таким модулем является модуль, реализующий начальный участок k-й программы. Допустим, что указанный модуль имеет номер i.j (в примере на фиг.6 это модуль m_2.2). Импульс пуска с входа 34 (i.j)-го модуля передается на первый вход блока 10 синхронизации. Далее этот импульс проходит через элемент ИЛИ 52 (фиг.3), воздействует на вход установки триггера 48 и переводит этот триггер в единичное состояние. Единичный сигнал с прямого выхода триггера 48 поступает на вход генератора 47 и разрешает формирование на его выходе последовательности импульсов.

Первый импульс с выхода генератора 47 проходит через элемент И 50 на первый выход блока синхронизации (элемент 50 открыт единичным сигналом с прямого выхода триггера 49). По заднему фронту этого же импульса триггер 49 переключается в нулевое состояние. В результате происходит блокировка элемента И 50 и открытие элемента И 51. Второй импульс с выхода генератора 47 через открытый элемент 51 проходит на второй выход блока синхронизации. Задний фронт данного импульса вновь возвращает триггер 49 в исходное (единичное) состояние. Третий импульс снова проходит на первый выход блока синхронизации, а четвертый импульс - на второй выход и т.д. Таким образом, на выходах блока 10 синхронизации начинается генерация двух сдвинутых друг относительно друга последовательностей импульсов синхронизации t₁ и t₂.

Первый импульс t₁ с первого выхода блока 10 синхронизации (фиг.1) через элемент ИЛИ 12 проходит на вход синхронизации регистра 2 и фиксирует в данном регистре адрес , поступающий с выхода коммутатора 6. Адрес с выхода регистра 2 поступает на адресный вход блока 1 и формирует на его выходе первую команду k-й программы.

Первый импульс t₂ со второго выхода блока 10 синхронизации проходит через элемент ИЛИ 13 и, поступая затем на вход синхронизации регистра 3, записывает в этот регистр считанную из блока 1 команду. Одновременно этот же импульс подается на вход сброса буферного регистра 7 и подтверждает его нулевое состояние. Таким образом, (i.j)-й модуль и микроконтроллерная сеть в целом начинают исполнение k-й программы.

Дальнейшее функционирование МКС будем рассматривать в предположении, что (i.j)-й модуль выполняет некоторый (в общем случае не начальный) участок k-й программы, например, участок , завершающийся вершиной синхронизации a_q. Кроме того, будем считать, что одновременно с (i.j)-м модулем могут функционировать и некоторые другие модули МКС (остальные модули находятся в пассивном состоянии или в состоянии ожидания).

В процессе выполнения участка (i.j)-й модуль может обрабатывать команды форматов Ф₂, Ф₃ или Ф₄ (фиг.5). Обработка команды формата Ф₂ соответствует режиму собственно выполнения участка программы (режим А), команда Ф₃ определяет режим завершения участка программы (режим В), а команда Ф₄ задает режим завершения программы в целом (режим С). Рассмотрим работу модуля в каждом из названных режимов.

Режим А. Записанная в регистр 3 команда имеет формат Ф₂ (фиг.5). В этом случае на выходе 3.4 регистра 3 (фиг.1) формируется код микроопераций (МО), на выходах 3.2 и 3.3 образуется адрес следующей команды А_сл (на выходе 3.3 - немодифицируемая часть, а на выходе 3.2 - модифицируемый разряд адреса следующей команды, изменяемый в точках ветвления программ), на выходе 3.1 устанавливается код опрашиваемого логического условия (ЛУ), а на выходах 3.5-3.8 появляются сигналы логического нуля.

Код МО с выхода 3.4 регистра 3 передается на выход 43 модуля и, поступая далее на вход объекта управления, инициирует выполнение требуемых микроопераций. Нулевые сигналы с выходов 3.5 и 3.6 регистра 3 воздействуют на входы дешифраторов 8 и 9 соответственно и формируют на всех их выходах нулевые сигналы. Нулевой сигнал с выхода 3.8 регистра 3 поступает на управляющие входы коммутатора 6 и настраивает его на прием адреса следующей команды с выхода блока элементов ИЛИ 11.

Одновременно с описанными действиями происходит формирование исполнительного адреса следующей команды. Указанный адрес образуется из адреса следующей команды А_сл путем замещения его модифицируемого (младшего) разряда значением опрашиваемого ЛУ. Новое значение младшего разряда формируется на выходе мультиплексора 4. Процесс формирования этого значения протекает следующим образом. Модифицируемый разряд (А_М) адреса А_сл с выхода 3.2 регистра 3 подается на первый информационный вход мультиплексора 4, а код ЛУ с выхода 3.1 поступает на управляющий вход мультиплексора 4. Если код ЛУ отличен от нулевого, то на выход мультиплексора 4 передается значение соответствующего ЛУ с входа 32 модуля. Если же код ЛУ нулевой, то на выход мультиплексора 4 поступает значение А_М с выхода 3.2 регистра 3. Значение с выхода мультиплексора 4 в объединении с немодифицируемой (старшей) частью адреса следующей команды (А_Н) с выхода 3.3 регистра 3 образует исполнительный адрес следующей команды .

Адрес через блок элементов ИЛИ 11 и открытый коммутатор 6 проходит на информационный вход регистра 2. Очередной импульс синхронизации t₁ с первого выхода блока 10 синхронизации фиксирует адрес в регистре 2. Адрес с выхода регистра 2 поступает на адресный вход блока 1 и обеспечивает считывание из блока 1 очередной команды k-й программы. Следующий импульс t₂ со второго выхода блока 10 синхронизации через элемент ИЛИ 13 подается на вход синхронизации регистра 3 и записывает в этот регистр считанную команду.

На этом работа (i.j)-го модуля в режиме А заканчивается. Считанная команда снова может иметь формат Ф₂, либо может быть командой формата Ф₂ или Ф₄.

Режим В. Записанная в регистр 3 команда имеет формат Ф₃ (фиг.5). В этом случае (i.j)-й модуль завершает выполнение некоторого участка , производит самонастройку на реализацию очередного участка k-й программы и переходит в состояние ожидания. В ходе самонастройки (i.j)-й модуль устанавливает адрес начала очередного ((е+1)-го) участка (здесь е - порядковый номер участка для (i.j)-го модуля) и фиксирует номер (t) вершины синхронизации а_t (после достижения которой должен осуществляться запуск (i.j)-го модуля).

На выходе 3.7 регистра 3 появляется единичная метка конца участка программы (М_ку), индицирующая формат считанной команды, на выходах 3.2 и 3.3 регистра 3 формируется адрес , на выходе 3.1 образуется код ЛУ, а на выходах 3.4 и 3.8 устанавливаются сигналы логического нуля. В то же время на выходах 3.5 и 3.6 регистра 3 формируются номера (коды номеров) вершин синхронизации: на выходе 3.5 - номер (q) вершины синхронизации a_q, завершающей выполненный модулем участок ; на выходе 3.6 - номер (t) вершины синхронизации а_t, определяющей момент очередного запуска (i.j)-го модуля (допустимым является случай, когда t=q).

В примере на фиг.6 после выполнения участка на выходе 3.5 регистра 3 модуля m_2.2 будет сформирован номер вершины а₁, на выходе 3.6 будет установлен номер вершины a₂, за которой следует очередной участок , выполняемый модулем m_2.2. Адрес начала этого участка будет зафиксирован на выходах 3.2 и 3.3 регистра 3. После завершения участка на выходе 3.5 регистра 3 модуля m_2.2 будет установлен НВС а₃, а на выходе 3.6 - НВС а₆, за которой следует очередной участок модуля m_2.2 - участок . Аналогичным образом происходит самонастройка других модулей.

Код номера вершины синхронизации a_q с выхода 3.5 регистра 3 поступает на вход дешифратора 8 и возбуждает единичный сигнал - признак завершения участка - на его q-м выходе. Единичный сигнал проходит через триггер 29.q и далее через элемент ИЛИ 26.q (на первом входе элемента 26.q присутствует сигнал с q-го выхода регистра 5). Далее сигнал поступает на третий вход элемента И 22.q и тем самым индицирует окончание участка . В свою очередь, код НВС a_t с выхода 3.6 регистра 3 подается на вход дешифратора 9 и возбуждает сигнал логической единицы на его t-м выходе. Единичный сигнал с t-го выхода дешифратора 9 открывает триггер 30, а затем и элемент И 37.t, обеспечивая возможность последующего запуска (i.j)-го модуля при завершении участков, сходящихся в вершине синхронизации а_t.

В то же время нулевой сигнал с выхода 3.8 регистра 3 настраивает коммутатор 6 на прием информации с выхода блока элементов ИЛИ 11. Положительный перепад уровня сигнала (0→1), возникающий на выходе 3.7 регистра 3, воздействует на одновибратор 15 и формирует на его выходе импульс. Данный импульс поступает на третий вход блока 10 синхронизации и, проходя затем на вход сброса триггера 48 (фиг.3), переключает этот триггер в состояние логического нуля. Нулевой сигнал с прямого выхода триггера 48 выключает генератор 47 и тем самым приостанавливает процесс формирования импульсов синхронизации t₁ и t₂ на выходах блока 10 синхронизации. Таким образом, процесс считывания команд из блока 1 временно прекращается (модуль переходит в состояние ожидания).

Одновременно с описанными действиями происходит формирование исполнительного адреса следующей команды (адреса, с которого произойдет фактический запуск (i.j)-го модуля после достижения t-й вершины синхронизации). Указанный адрес образуется из адреса путем модификации его младшего разряда (А_М) значением логического условия с входа 32 модуля (фиг.1). Процесс формирования исполнительного адреса протекает так же, как и при работе модуля в режиме А (см. выше). Полученный исполнительный адрес (обозначим его как *) поступает на информационный вход буферного регистра 7, а также через блок элементов ИЛИ 11 и коммутатор 6 проходит на информационный вход регистра 2.

На этом работа модуля в режиме В заканчивается. Аналогичным образом происходит завершение других участков k-й программы, в том числе и участков , z≠f, сходящихся в q-й вершине синхронизации.

Рассмотрим работу МКС в режиме синхронизации группы параллельных участков, а также процесс запуска модулей при синхронизации. Для определенности будем рассматривать конкретную группу участков, например, группу участков , сходящихся в вершине синхронизации a_q. Будем считать, что участки , , К, распределены между модулями МКС произвольным образом.

Процесс синхронизации параллельных участков в МКС происходит циклически. Очередной цикл синхронизации начинается с момента появления нулевого сигнала d_q (признака завершения группы параллельных участков B_q) на выходе 44.q (1.N)-го модуля. (В исходном состоянии, т.е. до начала выполнения k-й программы, все сигналы будут нулевыми, поскольку в каждой группе имеется хотя бы один не завершенный участок. Уровень сигналов d_z, z=n_k+1, n_k+2,...,n, при выполнении k-й программы несущественен). Сигнал d_q инвертируется и поступает на входы модулей (2.N) и (1.N-1). С появлением сигнала начинается первая фаза синхронизации - формирование признака окончания участков группы B_q.

Единичный сигнал проходит через МКС и появляется на входах 35.q модулей МКС с (1.1)-го по (М.1)-й (модулей первого столбца) и на входы 36.q модулей МКС с (M.1)-го по (M.N)-й (модулей М-й строки). Прохождение сигнала через МКС происходит следующим образом: единичный сигнал поступает с входов 37.q на девятые входы блока управления синхронизацией 18.n.q, где открывает элементы 24.q ИЛИ и поступает на вторые входы элементов 23.3.q И, а также на первые входы элементов 23.4.q И, выходы элементов 23.4.q И соединены со входами элементов 19.q ИЛИ откуда сигнал поступает на первые входы 22.q элементов И. При наличии соседа снизу, на входах 41.2.q присутствует "1", которая, проходя через триггеры 21.2.q, поступает на первые и вторые входы элементов 23.3.q и 23.4.q соответственно. Следовательно, с выходов элементов 23.3.q на выходы 46.q через третьи выходы блока управления синхронизацией 18.n.q поступает единичный сигнал . Наличие на входах 41.2.q "0" означает отсутствие соседа снизу, что приводит к появлению на выходах 46.q "0". Также единичный сигнал поступает с входов 38.q на восьмые входы блока управления синхронизацией 18.n.q, где открывает элементы 28.q ИЛИ и поступает на вторые входы элементов 23.1.q И, а также на первые входы элементов 23.2.q И, выходы элементов 23.2.q И соединены со входами элементов 20.q ИЛИ, откуда сигнал поступает на вторые входы 22.q элементов И. При наличии соседа слева на входах 41.1.q присутствует "1", которая, проходя через триггеры 21.1.q, поступает на первые и вторые входы элементов 23.1.q и 23.2.q соответственно. Следовательно, с выходов элементов 23.1.q на выходы 45.q через вторые выходы блока управления синхронизацией 18.n.q поступает единичный сигнал . Наличие на входах 41.1.q "0" означает отсутствие соседа слева, что приводит к появлению на выходах 45.q "0".

Наличие на выходах 45.q или 46.q сигнала "0" завершения первого этапа первой фазы синхронизации.

Единичные сигналы с входов 35.q модулей с (1.1)-го по (М.1)-й поступают на четвертые входы блока управления синхронизацией 18.n.q через элементы ИЛИ 19.q на первые входы элементов И 22.q (фиг.2), а единичные сигналы с входов 36.q модулей с (M.1)-го no (M.N)-й поступают на третьи входы блока управления синхронизацией 18.n.q через элементы ИЛИ 20.q на на вторые входы элементов И 22.q. Поскольку на входах 36.q модулей с (1.1)-го по (М-1.1)-й и на входах 35.q модулей с (М.2)-го по (M.N)-й первоначально присутствуют сигналы логического нуля, на выходах их элементов И 22.q также сохраняются нулевые сигналы независимо от уровня сигнала на выходах элементов ИЛИ 26.q. В то же время поскольку на входах 35.q и 36.q (M.1)-го модуля устанавливаются единичные сигналы, элементы И 22.q этого модуля открывается и уровень сигнала на его выходах определяется только сигналом с выходов элементов ИЛИ 26.q. Последний, в свою очередь, зависит от сигнала с q-го выхода регистров 5.q и сигнала с выходов триггеров 29.q разрешения запуска.

Если , т.е. (М.1)-й модуль не реализует участков из группы синхронизируемых участков B_q (и, соответственно, не должен оказывать влияние на процесс синхронизации), то на выходах элементов ИЛИ 26.q образуется единичный сигнал. Этот сигнал поступает на третьи входы элементов И 22.q и, так как на других входах данных элементов также находятся единичные сигналы, формирует единичный сигнал на его выходах (т.е. фактически ретранслирует сигналы с входов 35.q и 36.q на выход элемента И 22.q).

Если , т.е. за (М.1)-м модулем закреплен некоторый участок группы B_q, то сигнал на выходах элементов ИЛИ 26.q определяется сигналом , который потупает с q-го выходов дешифраторов 8 на шестые входы блоков управления синхронизацией 18.n.q и через триггеры 29.q разрешения запуска поступает на вторые входы элемента ИЛИ 26.q (формирование сигнала описано выше на примере (i.j)-го модуля). Если участок завершен, то и на выходе элемента ИЛИ 26.q появляется единичный сигнал. Соответственно, единичный сигнал будет и на выходе элемента И 22.q (сигналы ретранслируются на выход элемента И 22.q). Однако в случае, если участок не завершен, то и на выходе элемента ИЛИ 26.q образуется нулевой сигнал. Этот сигнал блокирует элемент И 22.q и формирует на его выходе нулевой сигнал (передача сигналов на выход элемента И 22.q заблокирована). Нулевой сигнал на выходе элемента И 22.q сохраняется до тех пор, пока не будет завершен участок .

Сигнал с выхода элемента 22.q открывает коммутатор 25.q поступает на первый вход элемента И 37.q, на вход синхронизации триггера 29.q и на выход 44.q (M.1)-го модуля и далее распространяется на вход 35.q (М.2)-го модуля (вправо, фиг.4) и на вход 36.q (M-1.1)-го модуля (вверх). Если данный сигнал нулевой, то он блокирует элементы И 22.q (М.2)-го и (М-1.1)-го модулей (фиг.1,4) и подтверждает тем самым нулевой уровень сигнала на выходах 44.q этих модулей. Нулевые сигналы с выходов 44.q (М.2)-го и (M-1.1)-го модулей, в свою очередь, обусловливают образование сигналов логического нуля на выходах 44.q (М-1.2)-го, (М.3)-го и (М-2.1)-го модулей. Нулевые сигналы с выходов 44.q (М-1.2)-го, (М.3)-го и (М-2.1)-го модулей формируют нулевые сигналы на выходах 44.q (М-2.2)-го, (М-1.3)-го, (М.4)-го и (М-3.1)-го модулей и т.д. И, наконец, нулевые сигналы с выходов 44.q (1.N-1)-го и (2.N)-го модулей подтверждают нулевой сигнал d_q на выходе 44.q (1.N)-го модуля.

Если сигнал на выходе 44.q (M.1)-го модуля единичный, то на первом и втором входах элементов И 22.q (М.2)-го и (M-1.1)-го модулей происходит совпадение единиц. Теперь уровень сигнала на выходах указанных элементов определяется сигналами с выходов элементов ИЛИ 26.q. Формирование сигнала на выходах элементов 26.q (М.2)-го и (M-1.1)-го модулей происходит так же, как и в случае (M.1)-го модуля. Если или и , или и , то эти сигналы единичные. Если же и , и , то указанные сигналы нулевые.

Сигналы с выходов элементов 22.q (M-1.1)-го и (М.2)-го модулей поступают на выходы 44.q этих модулей и далее распространяются на входы 35.q (М-2.1)-го, 36.q (М-1.2)-го модулей и на входы 35.q (М-1.2)-го, 36.q (М.3)-го модулей соответственно.

Аналогичным образом происходит формирование сигналов на выходах 44.q (М-2.1)-го, (М-1.2)-го и (М.3)-го модулей, затем точно также формируются сигналы на выходах 44.q (М-1.3)-го, (М-2.2)-го, (М-3.1)-го и (М.4)-го модулей и т.д. В конце концов образуется сигнал d_q на выходе 44.q (1.N)-го модуля. Как следует из вышесказанного, значение этого сигнала будет оставаться нулевым до тех пор, пока хотя бы один из оставшихся модулей, например (i.j)-й модуль, имеет нулевой сигнал на выходе 44.q, либо и , т.е. пока в группе B_q имеется по меньшей мере один не завершенный участок. Нулевой сигнал с выхода 44.q (i.j)-го модуля будет блокировать все остальные модули, расположенные выше и/или правее него (по схеме фиг.4). На выходах 44.q этих модулей будет нулевой уровень сигнала независимо от сигналов на выходах их элементов 26.q. Как только все участки группы B_q будут завершены, на выходах 44.q всех модулей сети появятся единичные сигналы. Соответственно, единичное значение примет и сигнал d_q на выходе 44.q (1.N)-го модуля.

В ходе реализации первой фазы синхронизации наряду с распространением сигнала обеспечивается подготовка модулей к последующему запуску. Для этого сигнал с выхода элемента 22.q (i.j)-го модуля передается на первый вход коммутатора 25.q. В случае если данный сигнал нулевой, то он закрывает коммутатор 25.q. Если же этот сигнал единичный, то он открывает коммутатор 25.q и разрешает прохождение сигнала с q-го выхода дешифратора 9 через триггер 30.q на его выход. Если на q-м выходе дешифратора 9 находится единичный сигнал (что определяет необходимость запуска (i.j)-го модуля после достижения q-й вершины синхронизации), то на выходе коммутатора 25.q, а значит и на выходе элемента ИЛИ 14 формируется единичный сигнал. Тем самым обеспечивается подготовка (i.j)-го модуля к последующему запуску. Запуск модуля произойдет в момент перехода сигнала на выходе элемента 14 из единицы в нуль (процесс запуска подробно рассмотрен ниже).

С появлением единичного сигнала d_q на выходе 44.q (1.N)-го модуля заканчивается 2-й этап первой фазы синхронизации и осуществляется переход ко второй фазе. Сигнал инвертируется и поступает на входы модулей (2.N) и (1.N-1). С появлением сигнала d_q=0 начинается первый этап второй фазы синхронизации.

Нулевой сигнал проходит через МКС и появляется на входах 35.q модулей МКС с (1.1)-го по (М.1)-й (модулей первого столбца) и на входы 36.q модулей МКС с (M.1)-го no (M.N)-й (модулей М-й строки). Прохождение сигнала через МКС происходит следующим образом: нулевой сигнал d_q поступает с входов 37.q на девятые входы блока управления синхронизацией 18.n.q, где открывает элементы 24.q ИЛИ и поступает на вторые входы элементов 23.3.q И, а также на первые входы элементов 23.4.q И, выходы элементов 23.4.q И соединены со входами элементов 19.q ИЛИ откуда сигнал поступает на первые входы 22.q элементов И. При наличии соседа снизу на входах 41.2.q присутствует "1", которая, проходя через триггерры 21.2.q, поступает на первые и вторые входы элементов 23.3.q и 23.4.q соответственно. Следовательно, с выходов элементов 23.3.q на выходы 46.q через третие выходы блока управления синхронизацией 18.n.q поступает нулевой сигнал d_q. Наличие на входах 41.2.q "0" означает отсутствие соседа снизу, что приводит к появлению на выходах 46.q "0". Также нулевой сигнал d_q поступает с входов 38.q на восьмые входы блока управления синхронизацией 18.n.q, где открывает элементы 28.q ИЛИ и поступает на вторые входы элементов 23.1.q И, а также на первые входы элементов 23.2.q И, выходы элементов 23.2.q И соединены со входами элементов 20.q ИЛИ откуда сигнал поступает на вторые входы 22.q элементов И. При наличии соседа слева, на входах 41.1.q присутствует "1", которая, проходя через триггерры 21.1.q, поступает на первые и вторые входы элементов 23.1.q и 23.2.q соответственно. Следовательно, с выходов элементов 23.1.q на выходы 45.q через вторые выходы блока управления синхронизацией 18.n.q поступает нулевой сигнал d_q. Наличие на входах 41.1.q "0" означает отсутствие соседа слева, что приводит к появлению на выходах 45.q "0".

Наличие на выходах 45.q или 46.q сигнала "0" завершения первого этапа второй фазы синхронизации.

Данный перепад (являющийся признаком запуска модулей, ожидающих завершение участков группы B_q) появляется на входах 35.q модулей МКС с (1.1)-го по (М.1)-й (первого столбца) и на входы 36.q модулей МКС с (M.1)-го no (M.N)-й (М-й строки). В результате на выходах элементов И 22.q этих модулей также возникает отрицательный перепад уровня сигнала. С выходов 44.q модулей с (1.1)-го по (М-1.1)-й и с (М.2)-го по (M.N)-й перепад уровня сигнала через соответствующие элементы 22.q распространяется на выходы 44.q модулей с (1.2)-го по (М-1.2)-й и с (М-1.3)-го по (M-1.N)-й. Далее аналогичным образом происходит распространение перепада уровня сигнала на выходы 44.q модулей с (1.3)-го по (М-2.3)-й и с (М-2.4)-го по (M-2.N)-й и т.д. В конце концов отрицательный перепад уровня сигнала достигнет один из входов - 35.q или 36.q - (1.N)-го модуля. В результате на выходе 44.q (1.N)-го модуля будет установлен нулевой сигнал d_q.

С появлением нулевого сигнала d_q завершается второй этап второй фазы синхронизации и очередной цикл синхронизации параллельных участков в целом. Сразу после образования нулевого сигнала на выходе 44.q (1.N)-го модуля начинается следующий цикл синхронизации.

В процессе распространения перепада уровня сигнала через МКС происходит запуск модулей, ожидающих завершение группы участков B_q. Эти модули реализуют участки k-й программы, непосредственно следующие за участками группы B_q. Например, если , (фиг.6а), то такими участками будут , и ; соответственно, будет осуществляться запуск модулей m_2.3, m_1.1 и m_3.1.

Запуск модулей МКС рассмотрим на примере функционирования некоторого модуля с номером (i.j).

Если активизация (i.j)-го модуля после окончания группы участков B_q не требуется, то на выходе 3.6 регистра 3 данного модуля присутствует код, отличный от кода НВС a_q (этот код может быть нулевым, если (i.j)-й модуль выполняет некоторый участок k-й программы, и ненулевым, если (i.j)-й модуль завершил выполнение некоторого участка, сходящегося в μ-й вершине синхронизации, μ≠q). Соответственно, на q-м выходе дешифратора 9 находится нулевой сигнал. Этот сигнал блокирует коммутатор 25.q и поэтому появление перепада уровня сигнала на выходе элемента И 22.q никак не влияет на уровень сигнала на выходе элемента ИЛИ 14. Запуск (i.j)-го модуля не производится.

Если (i.j)-й модуль должен быть активизирован после окончания группы участков B_q (т.е. по достижении вершины синхронизации a_q), то на выходе 3.6 регистра 3 этого модуля находится код НВС a_q (установленный при работе модуля в режиме В). Соответственно, на q-м выходе дешифратора 9 присутствует сигнал логической единицы, который открывает элемент И 12.q. Поскольку на выходе элемента И 22.q также установлен единичный сигнал, единичный сигнал будет и на выходе коммутатора 25.q, а значит и на выходе элемента ИЛИ 14.

Как только на выходе элемента И 22.q возникает отрицательный перепад уровня сигнала, сигнал на выходе коммутатора 25.q переходит из единицы в нуль и на выходе элемента 14 также формируется отрицательный перепад уровня сигнала. Данный перепад воздействует на одновибратор 16 и возбуждает на его выходе импульс пуска модуля. Одновременно этот же перепад распространяется на вход синхронизации буферного регистра 7 и фиксирует в данном регистре адрес запуска (i.j)-го модуля , сформированный при завершении (i.j)-м модулем е-го участка k-й программы (см. режим В). Адрес с выхода регистра 7 подтверждает информацию на выходе блока элементов ИЛИ 11.

В тот же момент импульс с выхода одновибратора 16 поступает на второй вход блока 10 синхронизации и, проходя далее через элемент ИЛИ 52 (фиг.3) на вход установки триггера 48, переключает данный триггер в единичное состояние. Единичный сигнал, образующийся на прямом выходе триггера 48, включает генератор 47. Таким образом, на выходах блока 10 синхронизации начинается формирование импульсов синхронизации t₁ и t₂.

Одновременно импульс с выхода одновибратора 16 (фиг.1) подается на вход сброса регистра 3 и устанавливает его в нулевое состояние. На всех выходах регистра 3 образуются нулевые сигналы. В результате на всех выходах дешифраторов 8 и 9 формируется нулевой уровень сигнала. Адресный код на первом входе блока элементов ИЛИ 11 также становится нулевым. Однако на выходе блока элементов ИЛИ 11 по-прежнему сохраняется адрес , поступающий с выхода регистра 7. Соответственно, указанный адрес сохраняется и на информационном входе регистра 2.

Сброс регистра 3 непосредственно после завершения участков группы B_q необходим для того, чтобы исключить повторный запуск (i.j)-го модуля в результате очередного цикла синхронизации. Это связано с тем, что очередной цикл синхронизации начинается сразу после окончания предшествующего цикла и на выходах элементов 26.q всех модулей, реализующих участки группы B_q, все еще могут находиться единичные сигналы. Установка на выходах элементов 26.q нулевых сигналов производится только в момент запуска этих модулей.

Далее первый импульс t₁ с первого выхода блока 10 синхронизации через элемент ИЛИ 12 поступает на вход синхронизации регистра 2 и задним фронтом записывает в него адрес . Адрес с выхода регистра 2 подается на адресный вход блока 1 и обеспечивает считывание первой команды (е+1)-го участка. Первый импульс t₂ со второго выхода блока 10 синхронизации сбрасывает буферный регистр 7 и, поступая одновременно через элемент ИЛИ 13 на вход синхронизации регистра 3, фиксирует в этом регистре считанную из блока 1 команду. Таким образом, (i.j)-й модуль приступает к выполнению (е+1)-го участка k-й программы. Записанная в регистр 3 команда может иметь либо формат Ф₂, либо формат Ф₃, либо формат Ф₄ (фиг.5). Соответственно, (i.j)-й модуль может перейти в один из трех возможных режимов - А, В или С.

Режим С. В этот режим модуль переходит после записи в регистр 3 команды формата Ф₄ (фиг.5). Работа модуля в режиме С сводится к индикации завершения k-й программы и переходу в пассивное состояние. На выходе 3.8 регистра 3 (фиг.1) образуется единичный сигнал - метка конца программы (М_кп), на выходе 3.7 как и в режиме В появляется единичная метка конца участка М_ку. На всех остальных выходах регистра 3 формируется нулевой уровень сигнала.

Нулевые сигналы с выходов 3.5 и 3.6 регистра 3 формируют нулевой уровень сигнала на выходах дешифраторов 8 и 9. Единичная метка М_кп с выхода 3.8 регистра 3 подается на управляющие входы коммутатора 6 и настраивает его на прием очередного КОП с входа 33 модуля.

Одновременно переход сигнала на выходе 3.7 регистра 3 из нуля в единицу возбуждает импульс на выходе одновибратора 15. Этот импульс поступает на третий вход блока 10 синхронизации, переводит триггер 48 (фиг.2) в нулевое состояние и тем самым запрещает формирование импульсов синхронизации t₁ и t₂ на выходах блока 10 синхронизации (фиг.1). Считывание команд из блока 1 прекращается.

Аналогичным образом завершается функционирование и других модулей МКС. Выполнение k-й программы в целом заканчивается после перехода в пассивное состояние последнего из модулей. После этого сеть может переходить к выполнению очередной программы.

Таким образом, исходя из всего вышесказанного предлагаемое изобретение обеспечивает решение заявленной технической задачи, а именно: расширение области применения микроконтроллерной сети за счет обеспечения возможности простого наращивания числа ее модулей. В предлагаемой сети, благодаря регулярности межмодульных связей, добавление нового столбца или строки модулей не требует введения новых физических связей.

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами, роботами и робототехническими комплексами, а также подсистем логического управления многоуровневых иерархических АСУ и мультипроцессорных систем широкого класса. Технической задачей изобретения является расширение области применения микроконтроллерной сети за счет обеспечения возможности простого наращивания числа ее модулей. Благодаря регулярности межмодульных связей, добавление нового столбца или строки модулей не требует введения новых физических связей. Возможность такого наращивания позволяет сети быстро адаптироваться к реализации более сложных алгоритмов управления. В микроконтроллерную сеть, содержащую M*N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, при этом каждый модуль включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, введена группа блоков управления синхронизацией, а каждый блок управления синхронизацией включает в себя триггер наличия соседа слева, триггер наличия соседа снизу, группу элементов НЕ, группу элементов И, с первого по пятый элементы ИЛИ, первый и второй элементы И, коммутатор, триггер и триггер разрешения запуска. 1 з.п. ф-лы, 8 ил.

1. Микроконтроллерная сеть, содержащая M·N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, при этом каждый модуль включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, причем вход кода операции модуля соединен с первым информационным входом коммутатора адреса, выход которого подключен к информационному входу регистра адреса, выход которого подключен к адресному входу блока памяти программ, выход которого соединен с информационным входом регистра команд, выход метки конца программы которого соединен с управляющими входами коммутатора адреса, выходы кода логического условия и модифицируемого разряда адреса регистра команд подключены к управляющему и первому информационному входам мультиплексора логических условий соответственно, второй информационный вход которого соединен со входом логических условий модуля, первый вход блока синхронизации соединен со входом пуска модуля, выход немодифицируемой части адреса регистра команд в объединении с выходом мультиплексора логических условий подключены к первому входу блока элементов ИЛИ и к информационному входу буферного регистра, выход которого соединен со вторым входом блока элементов ИЛИ, выход которого соединен со вторым информационным входом коммутатора адреса, выход микроопераций регистра команд подключен к выходу микроопераций модуля, вход вектора соответствия модуля соединен с информационным входом регистра вектора соответствия, первый выход номера вершины синхронизации регистра команд соединен со входом первого дешифратора номера вершины синхронизации, второй выход номера вершины синхронизации регистра команд соединен со входом второго дешифратора номера вершины синхронизации, выход первого элемента ИЛИ соединен со входом синхронизации буферного регистра и со входом первого одновибратора, выход которого подключен ко входу сброса регистра команд и ко второму входу блока синхронизации, первый выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен ко входу синхронизации регистра адреса, выход метки конца участка регистра команд соединен со входом второго одновибратора, выход которого соединен с третьим входом блока синхронизации, второй выход которого подключен ко входу сброса буферного регистра и к первому входу третьего элемента ИЛИ, вход настройки модуля соединен со вторым входом второго элемента ИЛИ, со входом синхронизации регистра вектора соответствия, а также со входом элемента задержки, выход которого подключен ко второму входу третьего элемента ИЛИ, выход которого подключен ко входу синхронизации регистра команд, отличающаяся тем, что в каждый модуль дополнительно введена группа блоков управления синхронизацией с первого по n-й (где n - максимальное число вершин синхронизации в реализуемых программах), причем выходы регистра вектора соответствия с первого по n-й подключены к третьим входам блоков управления синхронизацией с первого по n-й соответственно, выходы первого дешифратора номера вершины синхронизации с первого по n-й соединены с шестыми входами блоков управления синхронизацией с первого по n-й соответственно, выходы второго дешифратора номера вершины синхронизации с первого по n-й подключены к седьмым входам блоков управления синхронизацией с первого по n-й соответственно, четвертые входы блоков управления синхронизацией с первого по n-й являются первой группой входов модуля с первого по n-й соответственно, пятые входы блоков управления синхронизацией с первого по n-й являются второй группой входов модуля с первого по n-й соответственно, восьмые входы блоков управления синхронизацией с первого по n-й являются третьей группой входов модуля с первого по n-й соответственно, девятые входы блоков управления синхронизацией с первого по n-й являются четвертой группой входов модуля с первого по n-й соответственно, первые выходы блоков управления синхронизацией с первого по n-й являются первой группой выходов модуля с первого по n-й соответственно, вторые выходы блоков управления синхронизацией с первого по n-й являются второй группой выходов модуля с первого по n-й соответственно, третьи выходы блоков управления синхронизацией с первого по n-й являются третьей группой выходов модуля с первого по n-й соответственно, четвертая группа выходов блоков управления синхронизацией с первого по n-й соединена со входами первого элемента ИЛИ с первого по n-й соответственно, первые входы блоков управления синхронизацией с первого по n-й являются входами наличия соседа слева сети, вторые входы блоков управления синхронизацией с первого по n-й являются входами наличия соседа снизу сети.2. Микроконтроллерная сеть по п.1, отличающаяся тем, что каждый блок управления синхронизацией содержит триггер наличия соседа слева, триггер наличия соседа снизу, группу элементов НЕ, группу элементов И, с первого по пятый элементы ИЛИ, первый и второй элементы И, коммутатор, триггер и триггер разрешения запуска, причем первый вход блока управления синхронизацией подключен ко входу установки триггера наличия соседа слева и через первый элемент НЕ группы - ко входу сброса триггера наличия соседа слева, прямой выход которого подключен к первому входу первого элемента И группы, выход которого является вторым выходом блока управления синхронизацией, инверсный выход триггера наличия соседа слева подключен ко второму входу второго элемента И группы, выход которого соединен со вторым входом второго элемента ИЛИ, второй вход блока управления синхронизацией подключен ко входу установки триггера наличия соседа снизу и через второй элемент НЕ группы - ко входу сброса триггера наличия соседа снизу, прямой выход которого соединен с первым входом третьего элемента И группы, выход которого является третьим выходом блока управления синхронизацией, инверсный выход триггера наличия соседа снизу подключен ко второму входу четвертого элемента И группы, выход которого подключен к первому входу первого элемента ИЛИ, третий вход блока управления синхронизацией подключен к первому входу пятого элемента ИЛИ, выход которого соединен с третьим входом первого элемента И, четвертый вход блока управления синхронизацией подключен ко второму входу первого элемента ИЛИ, выход которого подключен к первому входу первого элемента И, пятый вход блока управления синхронизацией подключен к первому входу второго элемента ИЛИ, выход которого подключен ко второму входу первого элемента И, выход которого подключен к первому входу коммутатора, и через третий элемент НЕ группы подключен к третьему входу коммутатора, шестой вход блока управления синхронизацией подключен ко входу установки триггера разрешения запуска, седьмой вход блока управления синхронизацией подключен ко входу синхронизации триггера и через четвертый элемент НЕ группы к информационному входу триггера, прямой выход которого подключен ко второму входу второго элемента И, прямой выход триггера подключен ко второму и четвертому входам коммутатора, выход коммутатора соединен с первым и четвертым выходами блока управления синхронизацией, выход коммутатора подключен ко входу синхронизации триггера разрешения запуска, информационный вход триггера разрешения запуска соединен с шиной логического нуля, прямой выход триггера разрешения запуска соединен со вторым входом пятого элемента ИЛИ, выход коммутатора подключен к первому входу второго элемента И, выход которого подключен ко второму входу четвертого элемента ИЛИ, выход которого подключен ко второму входу первого элемента И группы и к первому входу второго элемента И группы, выход второго элемента И подключен ко второму входу третьего элемента ИЛИ, восьмой вход блока управления синхронизацией подключен к первому входу третьего элемента ИЛИ, выход которого подключен ко второму входу третьего элемента И группы и к первому входу четвертого элемента И группы, девятый вход блока управления синхронизацией подключен к первому входу четвертого элемента ИЛИ.