СУММАТОР ЕДИНИЧНЫХ СИГНАЛОВ Российский патент 2005 года по МПК G06F7/38 G06F7/50 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны сумматоры единичных сигналов (см., например, рис.1.36в на стр.58 в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. М.: Радио и связь, 1988), которые формируют младший разряд двоичного кода числа единичных сигналов входного кортежа (х₁,..., х₈), где х_i∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных сумматоров единичных сигналов, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка кортежа (х₁,..., x_n) и не формируются остальные разряды двоичного кода числа единичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип сумматор единичных сигналов (см. рис.1.34б на стр.56 в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. М.: Радио и связь, 1988.), который содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И и формирует двоичный код числа единичных сигналов входного кортежа (х₁, х₂), где х_i∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится ограниченные функциональные возможности, обусловленные тем, что не допускается обработка кортежа (x₁,..., х_n).

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода числа единичных сигналов входного кортежа (х₁,..., х_n), х_i∈{0,1}.

Указанный технический результат при осуществлении изобретения достигается тем, что в сумматоре единичных сигналов, содержащем вычислительную ячейку, которая содержит элемент И, подключенный первым, вторым входами и выходом соответственно к первому, второму входам и первому выходу вычислительной ячейки, и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, подключенный первым, вторым входами и выходом соответственно к первому, второму входам и второму выходу вычислительной ячейки, особенность заключается в том, что в него введены n элементов И, n D-триггеров и n-1 аналогичных упомянутой вычислительных ячеек, причем второй вход и выход i-го () элемента И соединены соответственно с i-ым информационным входом сумматора единичных сигналов и первым входом i-ой вычислительной ячейки, подключенной первым выходом к входу данных i-го D-триггера, вход установки, тактовый вход и неинвертирующий выход которого соединены соответственно с первым, вторым управляющими входами сумматора единичных сигналов и первым входом i-го элемента И, второй выход каждой предыдущей вычислительной ячейки подключен к второму входу последующей вычислительной ячейки, а второй вход первой и второй выход n-ой вычислительных ячеек соединены соответственно с шиной нулевого потенциала и выходом сумматора единичных сигналов.

На фиг.1 и 2 представлены соответственно схема предлагаемого сумматора единичных сигналов и временные диаграммы сигналов настройки.

Сумматор единичных сигналов содержит вычислительные ячейки 1₁,..., 1_n, элементы И 2₁,..., 2_n, D-триггеры 3₁,..., 3_n. Каждая вычислительная ячейка содержит элемент И 4, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу. Причем второй вход и выход элемента 2_i() соединены соответственно с i-ым информационным входом сумматора единичных сигналов и первым входом ячейки 1_i подключенной первым выходом к входу данных D-триггера 3_i вход установки, тактовый вход и неинвертирующий выход которого соединены соответственно с первым, вторым управляющими входами сумматора единичных сигналов и первым входом элемента 2 второй выход каждой предыдущей ячейки подключен к второму входу последующей ячейки, а второй вход ячейки 1₁ и второй выход ячейки 1_n соединены соответственно с шиной нулевого потенциала и выходом сумматора единичных сигналов.

Работа предлагаемого сумматора единичных сигналов осуществляется следующим образом.

На его первый,...,n-ый информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x₁,..., x_n∈{0,1} и импульсные сигналы y₁, y₂∈{0,1} (фиг.2). Тогда сигналы на первом и втором выходах вычислительной ячейки 1_i() будут определяться соответственно рекуррентными выражениями

и

где есть номер момента времени t_j (фиг.2), k - разрядность двоичного кода числа n; V_i0=1; W_0j=0. Период Т сигнала у₂ должен удовлетворять условию Т>Δt, где Δt=nΔt₁+Δt₂+Δt₃, а Δt₁, Δt₂ и Δt₃ есть длительности задержек, вносимых соответственно ячейкой 1_i элементом 2_i и D-триггером 3_i. Поскольку согласно (1.1) имеем

то с учетом (1.2) получим

В представленной ниже таблице приведены значения выражения (2) при n=4.

Таким образом, предлагаемый сумматор единичных сигналов на своем выходе реализует операцию

где τ_k-1...τ₁τ₀ есть k-разрядный двоичный код числа единичных сигналов в кортеже (x₁,..., x_n). Согласно (3) и фиг.2 настройка сумматора (фиг.1) на вычисление разряда τ_m() осуществляется соответствующим количеством m импульсов сигнала у₂.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый сумматор единичных сигналов обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает формирование двоичного кода числа единичных сигналов входного кортежа (x₁,..., x_n).

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода числа единичных сигналов кортежа (x₁,..., x_n), х_j∈{0,1}. Устройство содержит n вычислительных ячеек, каждая из которых состоит из элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, n элементов И, n D-триггеров. 2 ил.

Сумматор единичных сигналов, содержащий вычислительную ячейку, которая содержит элемент "И", подключенный первым, вторым входами и выходом соответственно к первому, второму входам и первому выходу вычислительной ячейки, и элемент "исключающее ИЛИ", подключенный первым, вторым входами и выходом соответственно к первому, второму входам и второму выходу вычислительной ячейки, отличающийся тем, что в него введены n элементов "И", n D-триггеров и n-1 аналогичных упомянутой вычислительных ячеек, причем второй вход и выход i-го () элемента "И" соединены соответственно с i-м информационным входом сумматора единичных сигналов и первым входом i-й вычислительной ячейки, подключенной первым выходом к входу данных i-го D-триггера, вход установки, тактовый вход и неинвертирующий выход которого соединены соответственно с первым, вторым управляющими входами сумматора единичных сигналов и первым входом i-го элемента "И", второй выход каждой предыдущей вычислительной ячейки подключен к второму входу последующей вычислительной ячейки, а второй вход первой и второй выход n-й вычислительных ячеек соединены соответственно с шиной нулевого потенциала и выходом сумматора единичных сигналов.