ЛОГИЧЕСКИЙ ПРОЦЕССОР Российский патент 2007 года по МПК G06F7/57 

Описание патента на изобретение RU2294008C1

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические процессоры (см., например, патент РФ 2248034, кл. G 06 F 7/38, 2005 г.), которые реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов х1,..., х4 ∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических процессоров, относится ограниченные функциональные возможности, обусловленные тем, что не реализуется любая из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический процессор (патент РФ 2251142, кл. G 06 F 7/38, 2005 г.), который содержит мажоритарные элементы и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов x1,..., xn ∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная настройка, обусловленная тем, что для ее выполнения необходимо nV+V-1 управляющих сигналов, где (n≠1 - произвольное натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно).

Техническим результатом изобретения является упрощение настройки на реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, за счет обеспечения выполнения этой настройки с помощью меньшего количества управляющих сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом процессоре, содержащем мажоритарные элементы, которые имеют по три входа и сгруппированы в V+1 групп так, что (V+1)-я группа содержит V-1 мажоритарных элементов, в каждой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (V-1)-го мажоритарного элемента (V+1)-й группы является выходом логического процессора, при этом (n≠1 есть любое натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно), особенность заключается в том, что i-я группа содержит m-1 мажоритарных элементов, причем выход (m-1)-го мажоритарного элемента первой и выходы (m-1)-х мажоритарных элементов второй, ..., V-й групп соединены соответственно с вторым входом первого и третьими входами первого, ..., (V-1)-го мажоритарных элементов (V+1)-й группы, подключенных первыми входами к m-му настроечному входу логического процессора, j-й настроечный вход которого образован объединенными первыми входами j-х мажоритарных элементов первой, ..., V-й групп.

На чертеже представлена схема предлагаемого логического процессора.

Логический процессор содержит мажоритарные элементы 111, ..., 1(V+1)(V-1), где , n≠1 есть любое натуральное число, m=0,5(n+1) (m=0,5n) при нечетном (четном) n. Все мажоритарные элементы имеют по три входа и сгруппированы в V+1 групп так, что i-я и (V+1)-я группы содержат соответственно элементы 1i1, ..., 1i(m-1) и 1(V+1)1, ..., 1(V+1)(V-1), в каждой группе выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а выход элемента 11(m-1) и выходы элементов 12(m-1), ..., 1V(m-1) соединены соответственно с вторым входом элемента 1(V+1)1 и третьими входами элементов 1(V+1)1, ..., 1(V+1)(V-1), подключенных первыми входами к m-му настроечному входу логического процессора, выход и j-й настроечный вход которого образованы соответственно выходом элемента 1(V+1)(V-1) и объединенными первыми входами элементов 11j, ...,1Vj.

Работа предлагаемого логического процессора осуществляется следующим образом. На его первом, ..., m-м настроечных входах фиксируются соответственно необходимые управляющие сигналы f1, ..., fm∈{0, 1} (m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно, n≠1 - любое натуральное число). Когда n>2 на второй вход элемента 1i1, третьи входы элементов 1i1, ..., 1i(m-1) подается соответственно неповторяющийся набор xi1, ..., xim, входных двоичных сигналов (хi1, ..., хim ∈ {x1, ..., xn}, i1≠...≠xim), причем неповторяющиеся наборы х11, ..., х1m - xV1, ..., xVm должны быть сформированы с учетом того, что подмножества {х1u, ..., х1m}-{хNu, ..., хNm} есть сочетания из n переменных (сигналов) x1, ..., xn ∈ {0, 1} по m+1-u. Примеры упомянутых наборов при n=5 приведены в таблице.

ixi1xi2xi3ixi1xi2xi31х3x1x26x5x2х42х4x1х37x1x2x53x2x1х48x5х3х44х3x1x59x2х3x55х4x2х310x1х4x5

Если n=2,то m=1, V=2 и неповторяющиеся входные двоичные сигналы x11, x21 ∈ {x1, x2} подаются соответственно на второй, третий входы единственного элемента 131. Сигнал на выходе мажоритарного элемента равен 1 (0) только тогда, когда на двух или на всех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, если на первом входе мажоритарного элемента присутствует 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на его втором и третьем входах. Таким образом, сигнал на выходе предлагаемого логического процессора определяется выражением

где D(·) есть оператор двойственного преобразования, при котором все операции И (обозначены символом ·) заменяются на операции ИЛИ (обозначены символом ∨), а все операции ИЛИ - на операции И; τ1, ...,τn есть простые симметричные булевы функции n аргументов х1, ..., xn, (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974.). Правые части (n-m+1)-го, ..., n-го равенств в выражении (1) получены на основе известного свойства двойственности D(τа)=τn-a+1 простых симметричных булевых функций n аргументов (см. выражение (21) в статье Музыченко О.Н. Однородные и регулярные структуры для реализации симметричных функций алгебры логики // Автоматика и телемеханика. 1988. №4. С.152-165.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический процессор обладает более простой по сравнению с прототипом настройкой на реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, так как эта настройка выполняется с помощью меньшего количества управляющих сигналов.

Похожие патенты RU2294008C1

название год авторы номер документа
ЛОГИЧЕСКИЙ ПРОЦЕССОР 2003
  • Андреев Д.В.
RU2251142C2
ЛОГИЧЕСКИЙ ПРОЦЕССОР 2015
  • Козелков Олег Александрович
RU2609744C1
ЛОГИЧЕСКИЙ ПРОЦЕССОР 2004
  • Андреев Д.В.
RU2260205C1
ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ 2011
  • Андреев Дмитрий Васильевич
  • Гринберг Исаак Павлович
RU2440601C1
ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ 2019
  • Андреев Дмитрий Васильевич
RU2710878C1
ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ 2005
  • Андреев Дмитрий Васильевич
RU2294007C1
ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ 2017
  • Андреев Дмитрий Васильевич
RU2700558C2
РЕЛЯТОРНЫЙ СЕЛЕКТОР 2005
  • Андреев Дмитрий Васильевич
RU2294594C1
ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ 2013
  • Андреев Дмитрий Васильевич
RU2542907C1
ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ 2012
  • Андреев Дмитрий Васильевич
  • Гринберг Исаак Павлович
  • Кузнецов Игорь Алексеевич
RU2475814C1

Реферат патента 2007 года ЛОГИЧЕСКИЙ ПРОЦЕССОР

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение настройки на реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов. Устройство содержит мажоритарные элементы, сгруппированные в V+1 группу, при этом i-я группа (i=1,V) содержит m-1 мажоритарных элементов, (V+1)-я группа содержит (V-1) мажоритарных элементов, при этом (n≠1 есть любое натуральное число, m=0,5(n+1) при n четном, m=0,5n при n нечетном). 1 табл., 1 ил.

Формула изобретения RU 2 294 008 C1

Логический процессор для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов, содержащий мажоритарные элементы, которые имеют по три входа и сгруппированы в V+1 групп так, что (V+1)-я группа содержит V-1 мажоритарных элементов, в каждой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (V-1)-го мажоритарного элемента (V+1)-й группы является выходом логического процессора, при этом (n≠1 - есть любое натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно), отличающийся тем, что i-я группа содержит m-1 мажоритарных элементов, причем выход (m-1)-го мажоритарного элемента первой и выходы (m-1)-х мажоритарных элементов второй, ..., V-й групп соединены соответственно с вторым входом первого и третьими входами первого, ..., (V-1)-го мажоритарных элементов (V+1)-й группы, подключенных первыми входами к m-му настроечному входу логического процессора, j-й настроечный вход которого образован объединенными первыми входами j-х мажоритарных элементов первой, ..., V-й групп.

Документы, цитированные в отчете о поиске Патент 2007 года RU2294008C1

ЛОГИЧЕСКИЙ ПРОЦЕССОР 2003
  • Андреев Д.В.
RU2251142C2
ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ 2003
  • Андреев Д.В.
RU2248034C1
ЛОГИЧЕСКИЙ МОДУЛЬ 2003
  • Андреев Д.В.
RU2249844C2
Устройство для вычисления симметрических булевых функций 1990
  • Авгуль Леонид Болеславович
  • Супрун Валерий Павлович
  • Лазаревич Эдуард Георгиевич
  • Лазаревич Юрий Эдуардович
SU1748149A1
Устройство для вычисления фундаментальных симметрических булевых функций 1990
  • Авгуль Леонид Болеславович
  • Супрун Валерий Павлович
  • Лазаревич Эдуард Георгиевич
  • Лазаревич Юрий Эдуардович
SU1789978A1
МЕТАЛЛОПОРИСТЫЙ ПРОПИТАННЫЙ КАТОД ДЛЯ МАГНЕТРОНА 2007
  • Смирнов Вячеслав Александрович
  • Синицына Елена Николаевна
  • Куликова Людмила Ивановна
  • Гусева Тамара Федоровна
RU2342732C1

RU 2 294 008 C1

Авторы

Андреев Дмитрий Васильевич

Даты

2007-02-20Публикация

2005-11-03Подача