УСТРОЙСТВО СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ Российский патент 2008 года по МПК G06F7/00 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны устройства сравнения двоичных чисел (см., например, рис.8.33а на стр.501 в книге Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения. М.: Радио и связь, 1990 г.), формирующие признак соотношения а>b, где a, b∈{0,1} - одноразрядные двоичные числа, задаваемые двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств сравнения двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается сравнение n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятое за прототип устройство сравнения двоичных чисел (третий снизу рис. в табл.3.5 на стр.103 в книге. Справочник по цифровой вычислительной технике. Малиновский Б.Н., Александров В.Я., Боюн В.П. и др. / Под ред. Б.Н.Малиновского. Киев: Техника, 1974 г.), которое содержит элемент «Запрет» и формирует признак соотношения х₂>х₁, где x₁, x₂∈{0,1} - одноразрядные двоичные числа, задаваемые двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается сравнение n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования признака соотношения Х>Y, где Х и Y есть n-разрядные двоичные числа, задаваемые двоичными сигналами.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве сравнения двоичных чисел, содержащем элемент «Запрет», особенность заключается в том, что в него дополнительно введены D-триггер, элемент «И» и два элемента «ИЛИ», причем первый, второй входы и выход первого элемента «ИЛИ» соединены соответственно с первым, вторым входами элемента «И» и неинвертирующим входом элемента «Запрет», подключенного выходом к первому входу второго элемента «ИЛИ», второй вход и выход которого соединены соответственно с выходом элемента «И» и входом данных D-триггера, подключенного неинвертирующим выходом, входом сброса и тактовым входом соответственно к второму входу элемента «И», первому и второму управляющим входам устройства сравнения двоичных чисел, первый, второй информационные входы и выход которого соединены соответственно с первым входом первого элемента «ИЛИ», инвертирующим входом элемента «Запрет» и выходом второго элемента «ИЛИ».

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого устройства сравнения двоичных чисел и временные диаграммы, поясняющие принцип его работы.

Устройство сравнения двоичных чисел содержит D-триггер 1, два элемента «ИЛИ» 2₁, 2₂, элемент «И» 3 и элемент «Запрет» 4, причем первый, второй входы и выход элемента 2₁ соединены соответственно с первым, вторым входами элемента 3 и неинвертирующим входом элемента 4, подключенного выходом к первому входу элемента 2₂, второй вход и выход которого соединены соответственно с выходом элемента 3 и входом данных D-триггера 1, подключенного неинвертирующим выходом, входом сброса и тактовым входом соответственно к второму входу элемента 3, первому и второму управляющим входам устройства сравнения двоичных чисел, первый, второй информационные входы и выход которого соединены соответственно с первым входом элемента 2₁, инвертирующим входом элемента 4 и выходом элемента 2₂.

Работа предлагаемого устройства сравнения двоичных чисел осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы f₁,f₂∈{0,1} (фиг.2), причем период T сигнала f₂ должен удовлетворять условию T>Δt, где Δt=τ_Tp+τ_Запрет+2τ_ИЛИ, а τ_Тр и τ_Запрет, τ_ИЛИ есть длительности задержек, вносимых D-триггером и элементами «Запрет», «ИЛИ». Синхронно с передним фронтом импульса сигнала f₁, передними фронтами первого, ..., (n-1)-го импульсов сигнала f₂ на первый и второй информационные входы предлагаемого устройства последовательно подаются двоичные сигналы x₁, ..., x_n∈{0,1} и y₁, ..., y_n∈{0,1} соответственно (фиг.2), которые задают подлежащие сравнению n-разрядные двоичные числа Х и У (х_n, y_n задают значения старших, а х₁, y₁ - младших разрядов). Тогда сигнал на выходе предлагаемого устройства будет определяться рекуррентным выражением

где есть номер момента времени t_i (фиг.2), z₀=0. В представленной ниже таблице приведены значения реализуемой выражением (1) функции на всех возможных наборах значений ее аргументов.

x_iy_iz_i-1z_i00000011010001101001101111001111

Анализ данных, приведенных в таблице, позволяет заключить, что: 1) если х_i<y_i или х_i=y_i и z_i-1=0, то z_i=0; 2) если x_i>y_i, или х_i=y_i и z_i-1=1, то z_i=1. Таким образом, при i=n на выходе предлагаемого устройства получим

.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство сравнения двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает формирование признака соотношения Х>Y, где Х и Y есть n-разрядные двоичные числа, задаваемые двоичными сигналами.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом является расширение функциональных возможностей за счет новой схемы, обеспечивается сравнение n-разрядных двоичных чисел. Указанный результат достигается за счет того, что устройство содержит D-триггер (1), два элемента «ИЛИ» (2₁, 2₂), элемент «И» (3) и элемент «Запрет» (4). 2 ил.

Устройство сравнения двоичных чисел, содержащее элемент «Запрет», отличающееся тем, что в него дополнительно введены D-триггер, элемент «И» и два элемента «ИЛИ», причем первый, второй входы и выход первого элемента «ИЛИ» соединены соответственно с первым, вторым входами элемента «И» и неинвертирующим входом элемента «Запрет», подключенного выходом к первому входу второго элемента «ИЛИ», второй вход и выход которого соединены соответственно с выходом элемента «И» и входом данных D-триггера, подключенного неинвертирующим выходом, входом сброса и тактовым входом соответственно к второму входу элемента «И», первому и второму управляющим входам устройства сравнения двоичных чисел, первый, второй информационные входы и выход которого соединены соответственно с первым входом первого элемента «ИЛИ», инвертирующим входом элемента «Запрет» и выходом второго элемента «ИЛИ».