Устройство для сравнения двоичных чисел Советский патент 1991 года по МПК G06F7/04 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля статических и динамических параметров цифровых систем.

Целью изобретения является расиги- рение функциональных возможностей устройства за счет определения номеров разрядов в тетрадах и номеров тетрад, в которых пронзошю несовпадение дяоичных разрядов.

Па чертеже приведена схема устройства .

Устройство содер/:ит племент НЕРАВНОЗНАЧНОСТЬ 1, элементы И и 3, триггеры 4 и 5, отемент ШШ-ПК 6, вход 7

начальной устакоькн,гршг ер 8, элемент И 9, элемент 10, элементы НЕРАВНОЗНАЧНОСТЬ 11 и 12, выходы Больше 13 и Мечыче )4 устройства, элемент ИЛИ 15, вход 16 тактовых импульсов, элемент II 1/, двоичный счетчик 18, выходы которого соединены с выходом 19 Номер тетрады, дешифратор IU выходы которого подключены к первым входам группы элементов ИЛИ-НП 21 и 22, две группы элементов И 23 и 24, входы 25 и 26 сравниваемых чисел устройства, компараторы 27 тетрад, группу триггеров , 8, элемент И-НЕ 29, элемент Н1 3°, выхоч 31 Равенство, этемент НГ , ч к-мент И

С5 СО СО СО

со о

.

33, двоичный считчик 34, выходы которого со« динены с выходом 35 Номер разряда в тетраде устройства, мультиплексоры 36 и 37, элемент ПК 38, триггер 39, две группы элементов ИЛИ 40 и 41, элемент 42 задержки и третий элемент ПК 43.

Устройство работает следующим образом, i

На входы 25 и 26 устройства поступают параллельные коды сравниваемых чисел, причем разряды чисел разбиты на тетрады, начиная с младших разрядов. Знаковые разряды чисел всегда поступают в старшие разряды старпмх тетрад сравниваемых чисеп.

На вход 7 начальной установки устройства поступает нулевой логический сигнал, устанавливающей триггеры 4, 5, 8 и 39, двоичные счетчики 18 и 34 в нулевое состояние, а группу триггеров 28 - в единичное. При этом на 31 Равенство устройства имеется единичный логический уровень, а на входах 13 и 14 устргйства - нулевые логические уровни. Четвертый 17 и пятый 33 элементы И закрыты для прохождения тактовых импульсов с входа 16 устройства нулевыми логиче- скими уровнями с выходов соответс вен- но элементов И-НЕ 29 и НЕ 32. На их соответственно третьем и втором входах находится разрешающий единичный логический уровень. Устройство готово к работе.

Через элемент 42 задержки (задержка осуществляется на время установления переходных процессов в группе триггеров 28 и двоичном счетчике 18) и третий элемент ПК 43 сигнал начальной установки поступает на синхровхо- ды группы триггеров 28, записывая в них состояние выходов соответствующих компараторов тетрад. При этом в слу- чае равенства сравниваемых тетрад в соответствующий им триггер запишется единица, а в случае неравенства - ноль. Если все тетрады равны, что соответствует равенству сравниваемых чи сел, то на выходе элемента И-НЕ 29 останется нулевой потенциал. На выходе 31 Равенство будет находиться единичный логический уровень, что свидетельствует о равенстве сравниваемых чи- сел.

В случае неравенства сравниваемых чисел на выходе элементов И-HF 29 фор,

15

25

.

ю

3035

0 45 55

50

мируется единичный логический уровень, который поступает на второй вход четвертого элемента И 17, разрешая про-, хождение тактовых импульсов с входа 16 тактовых импульсов устройства на счетный вход двоичного счетчика 18. С приходом первого тактового импульса на счетный вход двоичного счетчика 18 на его выходе формируется двоичный код 0...1, по которому на втором выходе дешифратора 20 появляется нулевой логический уровень, который поступает на вход старшего элемента ИЛИ-НЕ из группы элементов ИЛИ-НЕ 21. По кодам, поступакнчим с выходов первого двоичного счетчика 18, дешифратора 20 поочередно опрашивает состояния триггеров из группы триггеров 28. При опросе триггера, соответствующего неравнозначным тетрадам, на выходе соответствующего ему элемента ИЛИ-НК из группы элементов ИЛИ-НЕ 21 формируется единичный логический уровень. При этом, если старшие тетрады разрядов сравниваемых чисел не равны, то на выходе старшего элемента HJDI-HE из группы элементов ИЛИ-НЕ 21 формируется сигнал единичного уровня, который через второй элемент ИЛИ-НЕ 22 поступает на третий вход четвертого элемента И 17, запрещая прохождение через него тактовых импульсов с входа 16 тактовых импульсов устройства на счетный вход двоичного счетчика 18. Кроме того, сигнал единичного уровня с выхода старшего элемента ИЛИ-НЕ из группы элементов ИЛИ-НЕ 21 поступает на старшие тетрады элементов И первой 23 и второй 24 групп элементов И,разрешая прохождение старших тетрад сравниваемых чисел на соответствующие входы первой 40 и второй 41 групп элементов ИЛИ, а через них - на соответствующие входы первого 36 и второго 37 мультиплексоров. I

На выходе двоичного счетчика 18 и соответственно на выходе 19 Номер , тетрады устройства будет находиться код 0...1, указывая номер тетрады, в которой найдена неравнозначность разрядов.

Сигнал нулевого логического уровня с выхода второго элемента IUDI-HE 22 через четвертый элемент НЕ 32 поступает на третий вход пятого элемента И 33, разрешая прохождение тактовых

51

импульсов через него на счетный нход второго двоичного счетчика 34.

Сигнал единичного логического уровня с выхода четвертого элемента НЕ 32 поступает на первый вход третьего элемента И 9, разрешая прохождение через него сигнала с выхода элемента ИЛИ 15. При этом, если одно или оба числа отрицательны, то на выходе элемента ИЛИ 15 находится единичный логический уровень, а если они оба положительны - нулевой .

В случае отрицательных чисел в триггер 8 будет записана единица, а в случае положительных - он останется в нулевом состоянии.

С приходом первого тактового импульса с выхода пятого элемента И 33 на счетный вход двоичного счетчика 34 на его выходе формируется код 001 который поступает на адресные входы первого 36 и второго 37 мультиплексоров .

Первый тактовый импульс с выхода пятого элемента И 33 поступает через второй элемент НЕ 38 на установочный вход четвертого триггера 39, устанавливая его в единичное состояние. Пулевой логический уровень с его инверсного выхода поступает на разрешающие входы первого 36 и второго 37 мультиплексоров, разрешая прохождение старших разрядов неравнозначных тетрад на выходы мультиплексоров.

Тактовые импульсы с выхода устройства 16 через пятый элемент И 38 поступают на двоичный счетчик 34. Ко с выхода двоичного счетчика 34 поступает на адресные входы первого 36 и второго 37 мультиплексоров, управляя последовательностью появления разрядов неравнозначных тетрад на их выходах.

Разряды сравниваемых тетрад поступают на входы первого элемента НЕРАВНОЗНАЧНОСТЬ 1, на выходе которого в случае равенства сравниваемых разрядов вырабатывается нулевой логический уровень, а в случае неравенства - единичный логический уровень. 3 первом случае первый 2 и второй 3 элементы И закрыты нулевым логически уровнем с выхода элемента НЕРАВНОЗНАЧНОСТЬ 1 и состояния первого 4 и второго 5 триггеров остаются без изменений .

Во втором случае первый 2 и второй 3 элементы И открываются единичным

0

5

0

5

логическим уровнем с выхода первого элемента НЕРАВНОЗНАЧНОСТЬ 1. Состояния первого 4 и второго 5 триггеров в этом случае определяются поступакнцимн на их установочные входы разрядами сравниваемых тетрад. При этом в единичное состояние устанавливается только тот триггер, на установочный вход которого поступает единичный логический уровень. На выходе первого элемента ИЛИ-НЕ 6 устанавливается нулевой логический уровень, блокирующей последующие изменения состояния первого 4 и второго 5 триггеров через первый 2 и второй 3 элементы И, закрывающий пятый элемент И 33 для прохождения тактовых импульсов на счетный вход двоичного счетчика 34 и открывающий элемент ЗАПРЕТ 10.

На выходе 35 Номер разряда устройства находится код номера разряда в неравнозначной тетраде сравниваемых чисел.

При сравнении отрицательных чисел единичный логический уровень с прямого выхода третьего триггера 8 через элемент ЗАПРЕТ 10 поступает на соот- ветствуюп(ие входы второго 1 1 и тре- о тьего 12 элементов НЕРАВНОЗНАЧНОСТЬ, в связи с чем на выходах t3 и 14 устройства устанавливаются логические уровни, обратные состояниям первого 4 и второго 5 триггеров.

При сравнении положительных чисел устройство работает аналогично, но при этом инвертирования уровней поступающих с выходов первого 4 и второго 5 триггеров на выходы устройство 13 и 14 не происходит, так как третий триггер 8 в этом случае остается s обнуленном состоянии.

При сравнении чисел разных знаков на втором такте работы устройства ус- с танавливается первый 4 или второй 5 триггеры в единичное состояние. В этом случае блокировка состояний пер- . вого 4 и второго 5 триггеров происходит сразу после сравнения знаковых 0 разрядов. Уровни на выходах Больше 13 и Меньше 14 устройства принимают значения, обратные состояниям первого 4 и второго 5 триггеров соответственно.

Таким образом, процесс сравнивания двух чисел заканчивается, как только на выходах первого 36 и второго 37 мультиплексоров появятся разные логические уровни или, если числа равны,

5

0

то сразу же после подачи сигнала ча вход 7 начальной установки устройства

При этом наличие единичного логического уровня на выходе 13 Больше устройства свидетельствует о том, что число, поступающее на вход 25

«

устройства, Ьольше числа, поступающего на вход 26. Единичный логический уровень на выходе 14 Меньше уст- ройства свидетельствует об обратном результате сравнения. Наличие единичного логического уровня на выходе 31 Равенство устройства свидетельствует о равенстве сравниваемых чи- сел.

На выходе 35 Номер разряда устройства находится двоичный код номера разряда в тетраде, в которой обнаружена неравнозначность, считая от старшего разряда в тетраде к младшему. На выходе 19 Номер тетрады устройства находился двоичный код номера старшей из тетрад сравни- влемых чисел, в которой есть нерав- нозначность разрядов. При этом сравниваемые числа разбиваются на тетрады, начиная с младших разрядов, а номера тетрад считаются от старшей к младшей.

Знаковые разряды чисел всегда поступают в старшие разряды старших тетрад сравниваемых чисел.

Формула изобретения

Устройство для сравнения двоичных чисел, содержащее три элемента НЕРАВ- НОЗНАЧНОСТЬ, элемент ИЛИ, элемент ИЛИ-НЕ, три элемента И, три триггера, элемент ЗАПРЕТ, причем выход первого элемента НЕРАВНОЗНАЧНОСТЬ подключен к первым входам первого и второго элементов И, выходы которых соединены с входами установки в единичное состояние соответственно первого и второго триггеров, прямые выходы которых подключены к входам элемента ИЛИ-НЕ, выход которого соединен с вторыми входами первого и второго элементов И, вход начальной установки устройства подключен к входам установки в нулевое состояние первого, второго и третьего триггеров, выход третьего элемента И соединен с входо установки в единичное состояние третьего триггера, прямой выход которого подключен к информационному входу элемента ЗАПРЕТ, управляющий вход ко

Q 5 0

5

Q

0

5

торого соединен г. выходом элемента ИЛИ-НЕ, а выход подключен к первым входам второго и третьего элементов НЕРАВНОЗНАЧНОСТЬ, вторые входы которых соединены с прямыми выходами первого и второго триггеров, а выходы являются выходами соответственно Воль- ше и Меньше устройства, выход элемента ИЛИ соединен с вторым входом третьего элемента И, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет определения номера несовпадающих разрядов, в него дополнительно введены четвертый и пятый элементы И, первый и второй счетчики, дешифратор, четвертый триггер,первый, второй, третий и четвертый элементы НЕ, первый и второй мультиплексоры, второй элемент ИЛИ-НЕ, элемент И-НЕ, схемы сравнения тетрад, элемент задержки, группа триггеров, группа элементов ИЛИ-НЕ, первая и вторая группы элементов ИЛИ, первая и вторая группы элементов И, причем пход тактовых импульсов устройств; соединен с первым входом четвертого элемента И, выход которого соединен со счетным входом первого счетчика, выходы разрядов которого соединены с выходом номер тетрады устройства и с входами дешифратора, выходы которого подключены к первым входам элементов ИЛИ-НЕ группы, выходы которых соединены с входами второго элемента ИЛИ-НЕ, выход каждого элемента ИЛИ-НЕ группы соединен с первыми входами соответствующих пар тетрад элементов И первой и второй групп элементов И, вторые входы которых соединены с входами сравниваемых чисел устройства и с входами соответственно первой и второй групп соответствуюг{их схем сравнения тетрад, выходы которых соединены с информационными входами группы триггеров, прямые выходы которых соединены с вторыми входами группы элементов ИЛИ-НК и с входами элемента И-НЕ, выход которого подключен к второму входу четвертого элемента И и к входу первого элемента НЕ, выход которого является выходом Равенство двух чисел устройства, выход второго элемента ИЛИ-НП соединен с третьим входом четвертого элемента И и с входом четвертого элемента НЕ, выход которого подключен к первому входу третьего элемента И и к первому входу пятого элемеп/а И, второй вход которого соединен с первым входом четвертого элемента И, выход пятого элемента И соединен со счетным входом второго счетчика, выходы которого соединены с выходом Номер разряда в тетраде устройства и с адресными входами первого и второго мультиплексоров, выход пятого элемен- та И через второй элемент НЕ соединен с установочным входом четвертого триггера, инверсный выход которого соединен с разрешающими входами первого и второго мультиплексоров, выходы первой и второй групп элементов II, разбитых на тетрады, соединены соответственно их номеру в тетраде с входами соответствующих элементов ИЛИ первой и второй групп, выходы которых

подключены соответственно к входам первого и второго ггультиплексоров, выходы которых соединены с третьими входами первого и второго элементов И и с соответствующими входами первого элемента НЕРАВНОЗНАЧНОСТЬ, вход Начальная установка устройства соединен с входами начальной установки первого и второго счетчиков, четвертого триггера, с входами установки в 1 триггеров группы, а через элемент задержки и третий элемент НК - с синхронизирующими входами триггеров группы, третий вход пятого элемента И соединен с выходом первого элемента ИЛИ-НК, входы элемента ШШ соединены с входами знаковых разрядов сравниваемых чисел устройства.

Изобретение относится к автоматике и вычислит сип.ной технике и может быть использовано для контроля статических и динамических параметров цифровых систем. Целью изобретения является расширение функьлон. ii.iii ix 2 возможностей устройства -sa счет опре- депошгя номеров т тстрпчах и номеров гетр, (; г когорт; пр тончо несовпадение др мгччых разрядов. Устройство для сравнения дчоичньс-. чисел содержит три э-u ri i ia НПРАВНОПИАЧ- ИОСТЬ, .чемеч 1ГП1, дна элемента НЛ1- НЕ, три эпемешл II, триггера, элемент 1ЛПР1 Т, дпа счетчика, схем сравнения тетрат, дче группы ле-- II, групп IIJOI-HE, дешифратор, г руппу триггеров, дче группы ггемепт ом , племент П- F, два мультиплексора, ялемент элдер ки, элемента III . устройство п.1- звочяет сравнивать числа, представ- ленчие 1ыраллелг iib M кодом, с рлчПив- кон на тетрады и определить номера ратрядов в тетрадах и номера тстпад, в которых прои оппо несовпядеиче . 1 ил. UD (Л с:

г--14