ДЕКОДЕР С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК Российский патент 2009 года по МПК H03M13/15 

Изобретение относится к технике передачи данных и может использоваться в системах с решающей обратной связью для приема информации, закодированной циклическим кодом, допускающим мажоритарную процедуру декодирования.

Для многоканальной аппаратуры с временным объединением (разделением) цифровых каналов связи и асинхронным вводом и выводом информации с различными линейными скоростями передачи сигналов очень важным является реализация в ней декодирующего устройства, которое обеспечивало бы защиту от ошибок при передаче информации с переменными параметрами и исправление многократных ошибок. Одним из путей защиты является использование декодеров с обнаружением и исправлением ошибок при помощи корректирующих циклических кодов [1, 2].

Из известных декодеров наиболее близким по технической сущности к предлагаемому изобретению является декодер с обнаружением и исправлением ошибок, описанный в [3].

Известный декодер с обнаружением и исправлением ошибок содержит последовательно соединенные первый элемент ИЛИ, регистр сдвига, первый ключ и вычислитель синдрома, а также сумматор по модулю два, счетчик сдвигов, счетчик исправлений, второй, третий, четвертый, пятый, шестой и седьмой ключи, при этом выходы регистра сдвига через сумматоры подключены к входам мажоритарного элемента, выход которого через второй ключ подсоединен к сигнальному входу третьего ключа, к управляющему входу которого и управляющим входам первого и четвертого ключей подсоединен первый выход счетчика сдвигов, второй и третий выходы которого подключены соответственно к управляющим входам пятого и шестого ключей, причем выход первого ключа соединен с сигнальным входом пятого ключа [3].

Однако известный декодер имеет недостаточную помехоустойчивость и точность.

Целью изобретения является повышение помехоустойчивости и точности декодирования.

Поставленная цель достигается тем, что в декодер с обнаружением и исправлением ошибок, содержащий последовательно соединенные первый элемент ИЛИ, регистр сдвига, первый ключ и вычислитель синдрома, а также сумматор по модулю два, счетчик сдвигов, счетчик исправлений, второй, третий, четвертый, пятый, шестой и седьмой ключи, при этом вторые выходы регистра сдвига через сумматоры подключены к входам мажоритарного элемента, выход которого через второй ключ подсоединен к сигнальному входу третьего ключа, к управляющему входу которого и управляющим входам первого и пятого ключей подсоединен первый выход счетчика сдвигов, второй и третий выходы которого подключены соответственно к управляющим входам пятого и шестого ключей, причем выход первого ключа соединен с сигнальным входом седьмого ключа, введены последовательно соединенные блок дискретного интегрирования, счетчик недостоверных символов и второй элемент ИЛИ, а также буферный регистр сдвига, восьмой и девятый ключи, при этом второй выход счетчика недостоверных символов подключен к управляющим входам второго, четвертого и восьмого ключей, а выход блока дискретного интегрирования через девятый ключ подсоединен к первому входу первого элемента ИЛИ, ко второму входу которого через восьмой ключ подсоединен выход регистра сдвига, а к третьему входу первого элемента ИЛИ и первому входу сумматора по модулю два подключен выход третьего ключа, при этом выход регистра сдвига через последовательно соединенные четвертый и пятый ключи подсоединен к второму входу сумматора по модулю два, выход которого через счетчик исправлений подключен ко второму входу второго элемента ИЛИ, к третьим входам которого подключены выходы вычислителя синдрома, а выход второго элемента ИЛИ подключен к сигнальному входу шестого ключа, выход которого подключен к первому входу буферного регистра сдвига, к второму входу которого подключен выход седьмого ключа, причем первый выход счетчика сдвигов подключен к управляющему входу девятого ключа, при этом вход блока дискретного интегрирования является входом декодера, выходом которого является выход буферного регистра сдвига.

Сопоставительный анализ с прототипом показывает, что предлагаемый декодер с обнаружением и исправлением ошибок отличается наличием новых блоков: блока дискретного интегрирования, счетчика недостоверных символов, второго элемента ИЛИ, восьмого и девятого ключей и буферного регистра сдвига, а также их связями с остальными элементами схемы, что способствовало повышению помехоустойчивости на 10-20% по сравнению с прототипом.

Таким образом, заявляемый декодер с обнаружением и исправлением ошибок соответствует критерию изобретения "новизна". Сравнение заявляемого решения с другими техническими решениями показывает, что вновь введенные в предлагаемый декодер элементы реализуемы, хорошо известны специалистам в данной области техники и дополнительного творчества, учитывая приведенные ниже пояснения, для их воспроизведения не требуется.

Данное решение существенно отличается от известных решений в данной области техники. Заявляемое решение явным образом не следует из уровня техники и имеет изобретательский уровень.

Это позволяет сделать вывод о соответствии технического решения критерию "существенные отличия".

На чертеже представлена структурная электрическая схема предлагаемого декодера.

Декодер с обнаружением и исправлением ошибок содержит первый элемент ИЛИ 1, регистр 2 сдвига, первый ключ 3, вычислитель 4 синдрома, сумматоры 5, мажоритарный элемент 6, второй ключ 7, третий ключ 8, сумматор 9 по модулю два, счетчик 10 исправлений, четвертый ключ 11, пятый ключ 12, шестой ключ 13, счетчик 14 сдвигов, седьмой ключ 15, блок 16 дискретного интегрирования, счетчик 17 недостоверных символов, второй элемент ИЛИ 18, восьмой ключ 19, девятый ключ 20 и буферный регистр 21 сдвига.

Выход первого элемента ИЛИ 1 соединен со входом регистра 2 сдвига, выход которого через первый ключ 3 соединен со входом вычислителя 4 синдрома. Вторые выходы регистра 2 сдвига через сумматоры 5 соединены со входами мажоритарного элемента 6, выход которого через второй ключ 7 соединен с сигнальным входом третьего ключа 8. Выход третьего ключа 8 соединен одновременно с третьим входом первого элемента ИЛИ 1 и со входом сумматора 9 по модулю два, выход которого соединен со входом счетчика 10 исправлений.

Выход регистра 2 сдвига подключен ко входу четвертого ключа 11, выход которого через пятый ключ 12 соединен со вторым входом сумматора 9 по модулю два. Первый выход счетчика 14 сдвигов подключен к управляющим входам первого 3, третьего 8 и пятого 12 ключей, а второй и третий выходы счетчика сдвигов 14 подключены к управляющим входам соответственно шестого 13 и седьмого 15 ключей, к сигнальному входу которого подключен выход первого ключа 3.

Первый выход блока 16 дискретного интегрирования через счетчик 17 недостоверных символов подключен к первому входу второго элемента ИЛИ 18, ко второму входу которого подключен выход счетчика 10 исправлений, третьи входы второго элемента ИЛИ 18 соединены с выходами вычислителя 4 синдрома, а выход второго элемента ИЛИ 18 подключен к сигнальному входу шестого ключа 13, выход которого подключен к первому входу буферного регистра 21 сдвига. Второй выход блока 16 дискретного интегрирования через девятый ключ 20 соединен с первым входом первого элемента ИЛИ 1, к второму входу которого через восьмой ключ 19 подключен выход регистра 2 сдвига. Второй выход счетчика 17 недостоверных символов подключен к управляющим входам второго 7, четвертого 11 и восьмого 19 ключей. Выход седьмого ключа 15 подключен ко второму входу буферного регистра 21 сдвига. При этом вход блока 16 дискретного интегрирования является входом декодера, выходом которого является выход буферного регистра 21 сдвига.

Регистр сдвига 2, сумматоры 5, мажоритарный элемент 6, сумматор 9 по модулю два совместно со вторым 7, третьим 8, четвертым 11 и пятым 12 ключами выполняют функции устройства исправления ошибок мажоритарным способом.

Буферный регистр сдвига 21 содержит элементы памяти для хранения в них информации и выдачи ее потребителю. Одновременно он выполняет функции элемента задержки кодовых слов на время анализа элементов кодового слова, что способствует исключению возможности выдачи искаженной информации потребителю.

Декодер работает следующим образом.

На вход блока 16 дискретного интегрирования поступают элементы кодового слова, при этом каждый принимаемый кодовый элемент стробируется в Е точках, количество которых выбирается исходя из значения, равного нечетному числу, причем Е=b+2m, где b характеризует зону неопределенности блока 16 дискретного интегрирования.

Сигнал о недостоверно принятом элементе кодового слова вырабатывается в том случае, если число импульсов стробирования β находится в пределах m+1≤β≤m+b-1. Число недостоверных кодовых элементов на длине n кодового слова определяется счетчиком 17 недостоверных символов. С выхода блока 16 дискретного интегрирования элементы кодового слова поступают в регистр 2 сдвига через девятый ключ 20, открытый сигналом, поступающим со счетчика 14 сдвигов, и элемент ИЛИ 1. При записи элементов кодового слова в регистр 2 сдвига третий 8 и пятый 12 ключи закрыты сигналом со счетчика 14 сдвигов.

Если число недостоверно принятых элементов кодового слова не превышает t (число ошибок, исправляемых кодом), то начинается процесс исправления ошибок в соответствии с процедурой мажоритарного декодирования циклического кода. При этом ключи 7 и 11 открыты сигналом со счетчика 17, ключи 8 и 12 открыты после приема n элементов, ключи 20 и 3 закрыты на время исправления, равное n тактам, а ключ 19 закрыт. Если в процессе исправления ошибок в кодовом слове счетчик 10 исправлений зарегистрирует число исправлений, не превышающее t, то элементы кодового слова, записанные через ключи 7, 8 и элемент ИЛИ 1 в регистр 2 сдвига, поступают через открытые ключи 3 и 15 в вычислитель 4 синдрома и буферный регистр 21 соответственно, причем ключ 15 открывается на К тактов, а ключ 3 на n тактов.

Если при вычислении синдрома его вес оказался нулевым, то сигналом с выхода ключа 13 разрешается вывод информации из буферного регистра 21, а в случае не нулевого веса синдрома вырабатывается сигнал «ошибка», который поступает на выход ключа 13 и одновременно запрещает вывод информации с буферного регистра 21 сдвига.

Если число исправлений, зарегистрированное счетчиком 10, превышает t, то независимо от результата вычисления синдрома сигнал «ошибка» поступает на выход ключа 13 и запрещает вывод информации из буферного регистра 21.

Если счетчик 17 недостоверных символов зарегистрировал число недостоверно принятых элементов на длине n кодового слова, превышающее t, то сигналом с второго выхода счетчика 17 открывается ключ 19, закрываются ключи 7 и 11, запрещается процесс неисправления ошибок в кодовом слове, записанные в регистр 2 элементы переписываются на его вход через ключ 19 и элемент ИЛИ 1.

При этом независимо от результата вычисления синдрома на выход ключа 13 поступает сигнал «Ошибка» с другого выхода счетчика 17 недостоверных символов через элемент ИЛИ 18 и ключ 13, запрещая выдачу информации потребителю. Изменяя первый порог (второй выход счетчика 17) от 0 до t, второй порог (первый выход счетчика 17) от t до n и ширину b зоны неопределенности от 1 до Е, можно изменять скорость передачи информации и помехоустойчивость декодера в зависимости от качества канала.

Таким образом, при обнаружении числа недостоверно принятых элементов в кодовом слове, превышающего t, процесс неисправления ошибок запрещается, а на выходе декодера появляется сигнал «Ошибка», в результате чего уменьшается вероятность размножения ошибок в процессе мажоритарного декодирования циклического кода, повышается помехоустойчивость декодера.

Использование новых элементов (блока дискретного интегрирования, счетчика недостоверных символов, второго элемента ИЛИ с входами, буферного регистра сдвига, восьмого и девятого ключей) выгодно отличает предлагаемый декодер от известного, так как в соответствии с проведенными по известной методике расчетам повышается на 10-20% по сравнению с прототипом точность исправления ошибок (декодирования) и соответственно увеличивается помехоустойчивость приема дискретной информации. Это достигается тем, что при числе ошибок, превышающем t, осуществляется запрет на исправление ошибок и вырабатывается сигнал «ошибка» независимо от результата вычисления синдрома.

Применение предлагаемого декодера в системах с решающей обратной связью позволяет более эффективно использовать корректирующие свойства кодов, допускающих мажоритарную процедуру декодирования.

Источники информации

1. Колесник В.Д., Мирончиков Е.Г. Декодирование циклических кодов. - М.: Связь, 1968.

2. Элементы теории передачи дискретной информации. Под ред. Л.П.Пуртова. - М.: Связь, 1972.

3. SU авторское свидетельство №563717, кл. H03K 13/32, 1975 (прототип).

Изобретение относится к технике передачи данных и может использоваться в системах с решающей обратной связью для приема информации, закодированной циклическим кодом, допускающим мажоритарную процедуру декодирования. Технический результат - повышение помехоустойчивости и точности декодирования. Декодер с обнаружением и исправлением ошибок содержит два элемента ИЛИ, регистр сдвига, девять ключей, вычислитель синдрома, сумматоры, мажоритарный элемент, сумматор по модулю два, счетчик исправлений, счетчик сдвигов, блок дискретного интегрирования, счетчик недостоверных символов и буферный регистр сдвига. Новым в декодере является введение блока дискретного интегрирования, счетчика недостоверных символов, второго элемента ИЛИ, двух ключей (восьмого и девятого) и буферного регистра сдвига, а также изменение связей между известными элементами декодера. Все это способствует повышению помехоустойчивости и точности декодирования принимаемых дискретных сигналов за счет использования принципов мажоритарного декодирования. 1 ил.

Декодер с обнаружением и исправлением ошибок, содержащий последовательно соединенные первый элемент ИЛИ, регистр сдвига, первый ключ и вычислитель синдрома, а также сумматор по модулю два, счетчик сдвигов, счетчик исправлений, второй, третий, четвертый, пятый, шестой и седьмой ключи, при этом вторые выходы регистра сдвига через сумматоры подключены к входам мажоритарного элемента, выход которого через второй ключ подсоединен к сигнальному входу третьего ключа, к управляющему входу которого и управляющим входам первого и пятого ключей подсоединен первый выход счетчика сдвигов, второй и третий выходы которого подключены соответственно к управляющим входам шестого и седьмого ключей, причем выход первого ключа соединен с сигнальным входом седьмого ключа, отличающийся тем, что в него введены последовательно соединенные блок дискретного интегрирования, счетчик недостоверных символов и второй элемент ИЛИ, а также буферный регистр сдвига, восьмой и девятый ключи, при этом второй выход счетчика недостоверных символов подключен к управляющим входам второго, четвертого и восьмого ключей, а второй выход блока дискретного интегрирования через девятый ключ подсоединен к первому входу первого элемента ИЛИ, к второму входу которого через восьмой ключ подсоединен выход регистра сдвига, а к третьему входу первого элемента ИЛИ и первому входу сумматора по модулю два подключен выход третьего ключа, при этом выход регистра сдвига через последовательно соединенные четвертый и пятый ключи подсоединен к второму входу сумматора по модулю два, выход которого через счетчик исправлений подключен ко второму входу второго элемента ИЛИ, к третьим входам которого подключены выходы вычислителя синдрома, а выход второго элемента ИЛИ подключен к сигнальному входу шестого ключа, выход которого подключен к первому входу буферного регистра сдвига, к второму входу которого подключен выход седьмого ключа, причем первый выход счетчика сдвигов подключен к управляющему входу девятого ключа, при этом вход блока дискретного интегрирования является входом декодера, выходом которого является выход буферного регистра сдвига.