УСТРОЙСТВО ТРОИЧНОЙ СХЕМОТЕХНИКИ НА ТОКОВЫХ ЗЕРКАЛАХ Российский патент 2018 года по МПК H03K17/62 

Изобретение относится к цифровой вычислительной технике, в частности к недвоичной технике, и предназначено для создания устройства, выполняющего функции Троичной Пороговой Логики и реализуемого средствами интегральной электроники.

Известной успешной реализацией недвоичных цифровых устройств являются троичные ЦВМ "Сетунь" и "Сетунь-70" [1, 2]. Элементы этих ЦВМ выполнены на основе электромагнитной техники, имеют низкое быстродействие, большие потребляемую мощность и размеры. Элементы ЦВМ "Сетунь" нельзя реализовать в интегральной форме.

Известен функциональный аналог элементов ЦВМ "Сетунь" - "Пороговый Элемент Троичной Логики" (ПЭТЛ) [3], реализуемый средствами интегральных технологий. На ПЭТЛ можно создавать троичные устройства, используя ПЭТЛ-схемотехнику [9], располагающую набором типовых узлов [3, 4, 5, 6, 7]. В интегральной форме ПЭТЛ реализуется двумя способами: на основе ЭСЛ схемотехники (ПЭТЛ-ЭСЛ) [10, 3] и на основе токовых зеркал (ПЭТЛ-ТЗ) [11, 8]. Обе реализации совместимы по интерфейсу и все типовые узлы ПЭТЛ-схемотехники можно выполнить как на ПЭТЛ-ЭСЛ, так и на ПЭТЛ-ТЗ.

Широко используемый типовой узел "Устройство Троичной Схемотехники" (УТС) построен на трех ПЭТЛ [4]. На токовых зеркалах УТС можно реализовать более эффективно.

Заявляемое изобретение описывает схему УТС на токовых зеркалах (УТС-ТЗ), более простую, экономичную и быстродействующую, чем схема с тремя ПЭТЛ.

Целью изобретения является повышение быстродействия, снижение размеров и энергопотребления троичных цифровых устройств.

Наиболее близким техническим решением к заявляемому изобретению является группа изобретений "Узел троичной схемотехники и дешифраторы - переключатели на его основе" [4]. Эта группа дает единственный вариант УТС - на трех ПЭТЛ.

Раскрытие изобретения

Устройство троичной схемотехники на токовых зеркалах (УТС-ТЗ) содержит блок источника постоянного тока I_ф (ИТ), блок пороговой логики (ПЛ) и по меньшей мере один блок М-выходов (MB).

Коллектор и база транзистора PNP5 и базы транзисторов PNP6, PNP7 соединены с положительным выводом источника тока I_ф, коллектор и база транзисторов NPN5 и базы транзисторов NPN6, NPN7 соединены с отрицательным выводом источника тока I_ф.

Коллектор транзистора PNP6 соединен с эмиттерами транзисторов PNP3, PNP4, коллектор транзистора PNP7 соединен с эмиттерами транзисторов PNP1, PNP2, коллектор транзистора NPN6 соединен с эмиттерами транзисторов NPN3, NPN4, коллектор транзистора NPN7 соединен с эмиттерами транзисторов NPN1, NPN2.

Базы транзисторов PNP1, NPN1, PNP3, NPN3, анод диода D2 и катод диода D1 подключены ко входу X УТС-ТЗ и через резистор R к земле. Анод диода D1 и катод диода D2 подключены к земле, базы транзисторов NPN2, PNP2 подключены к шине опорного напряжения +Е_оп, базы транзистора NPN4, PNP4 подключены к шине опорного напряжения -Е_оп.

Коллектор и база транзистора PNP8 соединены с коллектором транзистора NPN1 и базой транзистора PNP15, коллектор и база транзистора PNP9 соединены с коллектором транзистора NPN2 и базой транзистора PNP14, коллектор и база транзистора PNP10 соединены с коллектором транзистора NPN3 и базой транзистора PNP13, коллектор и база транзистора PNP11 соединены с коллектором транзистора NPN4 и базой транзистора PNP12.

Коллектор и база транзистора NPN8 соединены с коллектором транзистора PNP3 и базой транзистора NPN15, коллектор и база транзистора NPN9 соединены с коллектором транзистора PNP4 и базой транзистора NPN14, коллектор и база транзистора NPN10 соединены с коллектором транзистора PNP1 и базой транзистора NPN13, коллектор и база транзистора NPN11 соединены с коллектором транзистора PNP2 и базой транзистора NPN12.

Коллекторы транзисторов PNP15, PNP14, PNP13, PNP12 соединены с выходами М1, М2, М6, М5.

Коллекторы транзисторов NPN15, NPN14, NPN13, NPN12 соединены с выходами М4, М3, М7, М8.

Эмиттеры j-ых транзисторов PNP соединены с шиной +Е, эмиттеры j-ых транзисторов NPN соединены с шиной -Е (j=5, 6…15).

На Фиг. 1 изображено устройство троичной схемотехники на токовых зеркалах (УТС-ТЗ).

ПЭТЛ-схемотехика

Создание троичных устройств с цифрами +1,0,-1 основано на ПЭТЛ-схемотехнике - наборе элементов, узлов, правил, приемов, типовых решений и изобразительных средств [9].

Сведения о ПЭТЛ-схемотехнике в объеме, необходимом для понимания функционала УТС-ТЗ, даны ниже:

1. Троичные значения (триты) +1,0,-1 на физическом уровне представлены дискретными токами +I_ф, 0, -I_ф.

2. УТС-ТЗ имеет 1 вход и одну или несколько групп из 8-и выходов: M1, М2, М3, М4, М5, М6, М7, М8.

3. На входе X УТС-ТЗ происходит алгебраическое сложение разнополярных дискретных токов +I_ф, и - I_ф и формируется трит X. Если (число +I_ф)>(числа -I_ф)-Х=+1, если (число +I_ф)<(числа -I_ф)-Х=-1, если (число +I_ф)=(числу -I_ф)-Х=0.

4. На выходах M1, М4, М3, М3, М5, М8, М6, М7 УТС-ТЗ формируются дискретные токи +I_ф, 0, -I_ф. Эти токи на физическом уровне представляют значения двузначных компонент (ДК) трита X. Соответствие значений ДК значениям X дано в Таблице 1.

Отметим, что хотя в Таблице 1 фигурируют триты, сами ДК двузначны: компоненты на выходах М1, М2, М5, М6 имеют значения +1 или 0; компоненты на выходах М3, М4, М7, М8 -1 или 0.

Функционирование ПЭТЛ-ТЗ

Схема устройства троичной схемотехники на токовых зеркалах (УТС-ТЗ) представлена на Фиг. 1. Схема симметрична относительно горизонтальной оси визуально и электрически, поскольку в ней используются комплементарные транзисторы PNP и NPN типа. В симметричных цепях схемы напряжения имеют разные знаки, а токи противоположно направлены.

УТС-ТЗ состоит из источника тока (ИТ), блока пороговой логики (ПЛ) и блоков М-выходов (МВ-1 - MB-k).

Постоянные токи I_ф для ПЛ формируются в ИТ с помощью 2-х токовых зеркал на транзисторах PNP5, PNP6, PNP7 и NPN5, NPN6, NPN7.

Формирование двузначных компонент X осуществляется в ПЛ с помощью 4-х токовых переключателей (ТП) на транзисторах PNP1, PNP2; PNP3, PNP4; NPN1, NPN2 и NPN3, NPN4. ТП коммутируют постоянные токи I_ф в соответствии со значением трита X на входе УТС-ТЗ.

Базы PNP1, NPN1, PNP3, NPN3 подключены к входу X. На базах PNP4, NPN4 уровень -Е_оп, на базах NPN2, PNP2 - +Е_оп (|±Е_оп|≈0,3V).

Разнополярные токи ±I_ф на входе X, суммируются на R и формируют напряжение U_x, которое ограничивается диодами D₁ и D₂ на уровне |±U_пр|≈0,6V, если |(число +I_ф)-(число -I_ф)|>1.

В зависимости от соотношения напряжений U_x и ±Е_оп между базами транзисторов ТП постоянные токи I_ф, поступающие к их эмиттерам, переключаются между коллекторами.

Возможны три варианта:

1. Если (число +I_ф)>(числа -I_Ф), U_x≈+0,6V

2. Если (число +I_ф)=(числу -I_ф), U_x≈0V

3. Если (число +I_ф)<(числа -I_ф), U_x≈-0,6V

В разных вариантах токи в ТП протекают по-разному. Информация об этом содержится в Таблице 2. Строки соответствуют U_x, столбцы - коллекторным токам транзисторов ТП.

Таблицы 1 и 2 различаются наполнением: в одном случае это триты, в другом - токи ±I_ф. Те и другие представляют двузначные компоненты (ДК) трита X.

Токи транзисторов ТП передают на М-выходы, соблюдая при этом соответствие между ДК и выходами, предписываемое Таблицей 1. Передача происходит с помощью 8-ми токовых зеркал (ТЗ), содержащих управляющие (УТ) и отражающие (ОТ) транзисторы. УТ располагаются в блоке ПЛ, ОТ - в блоках MB-k.

Таблица 3 иллюстрирует передачу (столбцы соответствуют токам). Например, ток NPN3 поступает на ТЗ, состоящее из PNP10 и PNP13 (см. Фиг. 1), а затем отражается (передается) на выход М6.

При реализации УТС-ТЗ с несколькими группами выходов (число блоков MB-k>1) количество ОТ превышает 8 (16, 24…).

Оборудование, потребление, задержка

В Таблице 4 известная схема УТС сравнивается с патентуемой УТС-ТЗ по числу деталей (Σ=D+R+PNP+NPN), потреблению тока (ПТ) и задержке (ЗД).

Литература

1. Брусенцов Н.П., Маслов С.П., Розин В.П., Тишулина A.M. Малая цифровая вычислительная машина "Сетунь". - М.: Изд-во Московского университета, 1965. 145 с.

2. Брусенцов Н.П., Жоголев Е.А., Маслов С.П., Рамиль Альварес X. Опыт создания троичных цифровых машин. // Компьютеры в Европе. Прошлое, настоящее и будущее. - Киев: Феникс, 1998. С. 67-71.

3. Маслов С.П. Пороговый элемент троичной логики и устройства на его основе. Патент РФ на группу изобретений RU №2394366 С1. Зарегистрирован: 10.07.2010.

4. Маслов С.П. Узел троичной схемотехники и дешифраторы - переключатели на его основе. Патент РФ на группу изобретений RU №2461122 С1. Зарегистрирован: 10.09.2012.

5. Маслов С.П. Троичный D-триггер (варианты). Патент РФ на группу изобретений RU №2510129 С1. Зарегистрирован: 20.03.2014.

6. Маслов С.П. Троичный Т-триггер и Троичный реверсивный счетчик на его основе. Патент РФ на группу изобретений RU №2562370 С1. Зарегистрирован: 11.08.2015.

7. Маслов С.П. Троичный реверсивный регистр сдвига. Патент РФ на изобретение RU №2585263 С1. Зарегистрирован: 27.05.2016.

8. Маслов С.П. Пороговый элемент троичной логики на токовых зеркалах. Патент РФ на изобретение RU №2618901 С1. Зарегистрирован: 11.05.2017.

9. Маслов С.П. Троичная схемотехника. Тематический сборник №13 "Программные системы и инструменты", М.: Изд-во факультета ВМиК МГУ, 2012. С. 152-158.

10. Шило В.Л. Популярные цифровые микросхемы. Изд-во "Металлург", Челябинское отд., 1989, 352 с.: (Массовая радиобиблиотека Вып. 1111), С. 285-295.

11. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. -Изд. 2-е. - М.: Изд-во БИНОМ. 2014, 704 с. С. 96-99.

Изобретение относится к цифровой вычислительной технике и предназначено для создания цифровых устройств троичной логики. Техническим результатом является повышение быстродействия, снижение размеров и энергопотребления устройства. Устройство содержит 30 транзисторов, 2 диода, 1 резистор и источник тока. 1 ил., 4 табл.

Устройство троичной схемотехники на токовых зеркалах (УТС-ТЗ), содержащее блок источника тока (ИТ), блок пороговой логики (ПЛ) и по меньшей мере один блок М-выходов (MB), причем блок ИТ состоит из транзистора PNP типа, транзистора NPN типа и источника постоянного тока I_ф, причем блок ПЛ состоит из десяти транзисторов PNP типа и десяти транзисторов NPN типа, двух диодов и резистора, причем блоки MB состоят из четырех транзисторов PNP типа и четырех транзисторов NPN типа, причем коллектор и база пятого и базы шестого и седьмого транзисторов PNP типа соединены с положительным выводом источника тока I_ф, причем коллектор и база пятого и базы шестого и седьмого транзисторов NPN типа соединены с отрицательным выводом источника тока I_ф, причем коллектор шестого транзистора PNP типа соединен с эмиттерами третьего и четвертого транзисторов PNP типа, причем коллектор седьмого транзистора PNP типа соединен с эмиттерами первого и второго транзисторов PNP типа, причем коллектор шестого транзистора NPN типа соединен с эмиттерами третьего и четвертого транзисторов NPN типа, причем коллектор седьмого транзистора NPN типа соединен с эмиттерами первого и второго транзисторов NPN типа, причем коллектор и база восьмого транзистора PNP типа соединены с коллектором первого транзистора NPN типа, причем коллектор и база девятого транзистора PNP типа соединены с коллектором второго транзистора NPN типа, причем коллектор и база десятого транзистора PNP типа соединены с коллектором третьего транзистора NPN типа, причем коллектор и база одиннадцатого транзистора PNP типа соединены с коллектором четвертого транзистора NPN типа, причем коллектор и база восьмого транзистора NPN типа соединены с коллектором третьего транзистора PNP типа, причем коллектор и база девятого транзистора NPN типа соединены с коллектором четвертого транзистора PNP типа, причем коллектор и база десятого транзистора NPN типа соединены с коллектором первого транзистора PNP типа, причем коллектор и база одиннадцатого транзистора NPN типа соединены с коллектором второго транзистора PNP типа, причем базы первых и третьих транзисторов PNP и NPN типа, анод второго диода, катод первого диода и вход X УТС-ТЗ через резистор подключены к земляной шине, причем анод первого и катод второго диодов подключены к земляной шине, причем базы вторых транзисторов PNP и NPN типа подключены к шине опорного напряжения +Е_оп, причем базы четвертых транзисторов PNP и NPN типа подключены к шине опорного напряжения -Е_оп, причем коллектор и база восьмого транзистора PNP типа соединены с коллектором первого транзистора NPN типа и базой пятнадцатого транзистора PNP типа, причем коллектор и база девятого транзистора PNP типа соединены с коллектором второго транзистора NPN типа и базой четырнадцатого транзистора PNP типа, причем коллектор и база десятого транзистора PNP типа соединены с коллектором третьего транзистора NPN типа и базой тринадцатого транзистора PNP типа, причем коллектор и база одиннадцатого транзистора PNP типа соединены с коллектором четвертого транзистора NPN типа и базой двенадцатого транзистора PNP типа, причем коллектор и база восьмого транзистора NPN типа соединены с коллектором третьего транзистора PNP типа и базой пятнадцатого транзистора NPN типа, причем коллектор и база девятого транзистора NPN типа соединены с коллектором четвертого транзистора PNP типа и базой четырнадцатого транзистора NPN типа, причем коллектор и база десятого транзистора NPN типа соединены с коллектором первого транзистора PNP типа и базой тринадцатого транзистора NPN типа, причем коллектор и база одиннадцатого транзистора NPN типа соединены с коллектором второго транзистора PNP типа и базой двенадцатого транзистора NPN типа, причем коллекторы пятнадцатого, четырнадцатого, тринадцатого и двенадцатого транзисторов PNP типа соединены соответственно с первым, вторым, шестым и пятым М-выходами УТС-ТЗ, причем коллекторы пятнадцатого, четырнадцатого, тринадцатого и двенадцатого транзисторов NPN типа соединены соответственно с четвертым, третьим, седьмым и восьмым М-выходами УТС-ТЗ, причем эмиттеры j-ых транзисторов PNP типа соединены с шиной питания +Е, причем эмиттеры j-ых транзисторов NPN типа соединены с шиной питания -Е, причем j=5, 6 … 15.