УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ОБНАРУЖЕНИЕМ ОДИНОЧНЫХ И ДВОЙНЫХ ОШИБОК Российский патент 2018 года по МПК G11C29/42 G06F11/08 

Устройство хранения и передачи данных с обнаружением одиночных и двойных ошибок относится к вычислительной технике и может быть использовано для повышения достоверности функционирования запоминающих устройств.

Известно устройство памяти с обнаружением двойных ошибок [1], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", входной блок кодирования формирует значение контрольного разрядов r₁ путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₁=у₃ ⊕ у₄ ⊕ у₅ ⊕ у₆ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁ ⊕ у₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, y₁₀у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₂=у₃ ⊕ у₆ ⊕ у₇ ⊕ у₈ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁ ⊕ у₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₃=у₁ ⊕ у₂ ⊕ у₄ ⊕ у₅ ⊕ у₇ ⊕ у₈ ⊕ у₁₀ ⊕ у₁₁, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р путем сложения по модулю 2 информационных символов у_1p,у_2p,у_3p, у_4р,у_5р,у_6р, у_7р,у_8р,у_9р, у_10р,у_11р,у_12р, поступающих на его входы при считывании информации с информационных выходов узла памяти в соответствии с правилом: r_1p=у_3р ^⊕ у_4р ^⊕ у_5p ^⊕ у_6р ^⊕ у_9р ^⊕ у_10р ^⊕ у_11р ^⊕ у_12р; r_2р=у_3р ^⊕ у_6р ^⊕ у_7р ^⊕ у_8р ^⊕ у_9р ^⊕ у_10р ^⊕ у_11р ^⊕ у_12р; r_3p=у_1p ^⊕ у_2р ^⊕ у_4р ^⊕ у_5р ^⊕ у_7р ^⊕ у_8р ^⊕ у_10р ^⊕ у_11р, блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2р, r_3р, сформированных на выходах выходного блока 3 кодирования.

Недостатком устройства является низкая обнаруживающая способность двойных ошибок, так как обнаруживается 10% от числа возможных одиночных и двойных ошибок (см. приложение).

Наиболее близким по техническому решению является устройство хранения и передачи данных с обнаружением ошибок [2], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1р, r_2р, r_3р, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", входной блок кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₁=у₃ ⊕ у₆ ⊕ у₇ ⊕ у₈ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁ ⊕ у₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₂=у₂ ⊕ у₄ ⊕ у₅ ⊕ у₈ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁ ⊕ у₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₃=у₁ ⊕ у₄ ⊕ у₅ ⊕ у₆ ⊕ у₇ ⊕ у₁₀ ⊕ у₁₁ ⊕ у₁₂, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1р, r_2р, r_3р, путем сложения по модулю 2 информационных символов у_1p,у_2p,у_3p, у_4р,у_5р,у_6р, у_7р,у_8р,у_9р, у_10р,у_11р,у_12р, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1р=у_3р ⊕ у_6р ⊕ у_7p ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р ⊕ у_12р; r_2р=у_2р ⊕ у_4р ⊕ у_5р ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р ⊕ у_12р; r_3p=у_1p ⊕ у_4р ⊕ у_5р ⊕ у_6р ⊕ у_7р ⊕ у_10р ⊕ у_11р ⊕ у_12р, блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти соответственно с значениями контрольных разрядов r_1р, r_2р, r_3р, сформированных на выходах выходного блока 3 кодирования.

Недостатком устройства является повышенная аппаратурная избыточность.

Целью изобретения является сокращение аппаратурной избыточности за счет рационального кодирования информации.

Поставленная цель достигается тем, что устройство хранения и передачи данных с обнаружением одиночных и двойных ошибок, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка" отличающееся тем, что входной блок кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₁=у₃ ⊕ у₆ ⊕ у₇ ⊕ у₈ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₂=у₂ ⊕ у₄ ⊕ у₅ ⊕ у₈ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₃=у₁ ⊕ у₄ ⊕ у₅ ⊕ у₆ ⊕ у₇ ⊕ у₁₀ ⊕ у₁₁ ⊕ у₁₂, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р, путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1р=у_3р ⊕ у_6р ⊕ у_7p ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р; r_2р=у_2р ⊕ у_4р ⊕ у_5р ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р; r_3p=у_1p ⊕ у_4р ⊕ у_5р ⊕ у_6р ⊕ у_7р ⊕ у_10р ⊕ у_11р ⊕ у_12р, блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти соответственно с значениями контрольных разрядов r_1p, r_2р, r_3р, сформированных на выходах выходного блока 3 кодирования.

На фиг. 1 представлена блок-схема устройства. Устройство хранения и передачи информации с обнаружением одиночных и двойных ошибок содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 выявления ошибки, блок 5 элементов И, элемент 6 И, блок 7 элементов ИЛИ, вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, информационные входы 12, вход 13 синхронизации, информационные выходы 14, выход 15 "Ошибка".

Вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывании, адресные входы 11, вход 13 синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла 1 памяти, информационные входы 12 подключены к шестым входам узла 1 памяти и к входам входного кодирующего устройства 2, выходы которого подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены к входам выходного блока 3 кодирования и к первым входам блока 5 элементов И, выходы выходного блока 3 кодирования подключены к первым входам блока 4 выявления ошибки вторые входы которого подключены к выходам контрольных разрядов узла 1 памяти, а выходы подключены к входам блока 7 элементов ИЛИ, выход которого подключен к первому входу элемента 6 И, второй вход блока элементов 5 И и второй вход элемента 6 И подключены к входу 13 синхронизации, выходы блока 5 элементов И являются информационными выходами устройства, выход элемента 6 И является выходом сигнала "Ошибка" отличающееся тем, что входной блок кодирования, формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом:

r₁=у₃ ⊕ у₆ ⊕ у₇ ⊕ у₈ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₂=у₂ ⊕ у₄ ⊕ у₅ ⊕ у₈ ⊕ у₉ ⊕ у₁₀ ⊕ у₁₁, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом: r₃=у₁ ⊕ у₄ ⊕ у₅ ⊕ у₆ ⊕ у₇ ⊕ у₁₀ ⊕ у₁₁ ⊕ у₁₂, выходной блок 3 кодирования, формирующий значения проверочных контрольных разрядов r_1р, r_2p, r_3р, путем сложения по модулю 2 информационных символов у_1p,у_2p,у_3p, у_4р,у_5р,у_6р, у_7р,у_8р,у_9р, у_10р,у_11р,у_12р, поступающих на его входы при считывании информации с информационных выходов узла памяти в соответствии с правилом:

r_1p=у_3р ⊕ у_6р ⊕ у_7p ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р; r_2р=у_2р ⊕ у_4р ⊕ у_5р ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р; r_3p=у_1p ⊕ у_4р ⊕ у_5р ⊕ у_6р ⊕ у_7р ⊕ у_10р ⊕ у_11р ⊕ у_12р, блок 4 выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти соответственно с значениями контрольных разрядов r_1p, r_2р, r_3р, сформированных на выходах выходного блока 3 кодирования.

Узел 1 памяти, в данном случае, представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов: У_K=у₁у₂ у₃ у₄ у₅ у₆ у₇ у₈ у₉, у₁₀ у₁₁ у₁₂ r₁ r₂ r₃, полученных при кодировании исходной информации.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r₁, r₂, r₃, путем сложения по mod2 информационных символов в соответствии с правилом:

r₁=у₃⊕у₆⊕у₇⊕у₈⊕у₉⊕у₁₀⊕_у11;

r₂=у₂⊕у₄⊕у₅⊕у₈⊕у₉⊕у₁₀⊕_у11;

r₃=у₁⊕у₄⊕у₅⊕у₆⊕у₇⊕у₁₀⊕_у11⊕у₁₂.

Выходной блок 3 кодирования предназначен формирования значений проверочных контрольных разрядов r_1p, r_2р, r_3р, путем сложения по mod2 информационных символов, полученных при считывании информации с узла 1 памяти в соответствии с правилом:

r_1p=у_3р ⊕ у_6р ⊕ у_7р ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р;

r_2р=у_2р ⊕ у_4р ⊕ у_5р ⊕ у_8р ⊕ у_9р ⊕ у_10р ⊕ у_11р;

r_3р=у_1р ⊕ у_4р ⊕ у_5р ⊕ у_6р ⊕ у_7р ⊕ у_10р ⊕ у_11р ⊕ у_12р.

Блок 4 выявления ошибки предназначен для обнаружения ошибки в кодовом слове при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r_1S, r_2S, r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2р и r_3р, сформированных на выходах выходного блока 3 кодирования:

λ₁=r_1S⊕r_1p;

λ₂=r_2S⊕r_2p;

λ₃=r_3S⊕r_3р.

Нулевой результат суммы свидетельствует об отсутствии ошибки, и ее наличии в противном случае.

Выходы λ₁, λ₂, λ₃ блока 4 выявления ошибки объединены в один выход первым элементом 7 ИЛИ, значение сигнала на данном выходе поступает первый вход элемента 6 И.

Считывание выходной информации с выходов 14 устройства проводится при поступлении сигнала с входа 13 синхронизации на второй вход блока 5 элементов И и второй вход элемента 6 И.

Устройство работает следующим образом. Перед началом работы устройства, на вход 8 "Установки в нулевое состояние" подается единичный сигнал, который переводит узел 1 памяти в нулевое состояние.

При записи информации в узел 1 памяти, подается единичный сигнал на вход 9 записи, адресные входы 11 и информационные входы 12.

Например, на информационные входы поступает двенадцатиразрядное слово, имеющие в своих разрядах следующие значения: 110 001 101 111.

Входной блок 2 кодирования сформирует значения контрольных разрядов:

r₁=у₃⊕у₆⊕у₇⊕у₈⊕у₉⊕у₁₀⊕у₁₁=0⊕1⊕1⊕0⊕1⊕1⊕1=1;

r₂=у₂⊕у₄⊕у₅⊕у₈⊕у₉⊕у₁₀⊕у₁₁=1⊕0⊕0⊕0⊕1⊕1⊕1=0;

r₃=у₁⊕у₄⊕у₅⊕у₆⊕у₇⊕у₁₀⊕у₁₁⊕у₁₂=1⊕0⊕0⊕1⊕1⊕1⊕1⊕1=0.

В результате имеем кодовое слово: У_К=110 001 101 111 100 (последние четыре разряда являются контрольными разрядами), которое записывается в узле 1 памяти.

При считывании информации с узла 1 памяти, второй блок 3 кодирования, относительно принятой информации, сформирует значения контрольных разрядов: R_p={r_1р, r_2р, r_3р,}={100}

Если ошибок нет, то имеем результат: R=(100), R_p=(100), R_S=(100), λ=(000).

Пусть произошла одиночная ошибка во первом информационном разряде: 0* 10 001 1 01 111 100.

На выходе второго блока 3 кодирования имеем результат: R_p=(101), а с вторых выходов узла 1 памяти считывается значения переданных контрольных разрядов R_S=(100).

В этом случае сигналы на выходе блока 4 выявления ошибки принимают значение: λ=(001).

Соответственно на выходе блока 5 ИЛИ появится единичное значение сигнала, которое при поступлении сигнала с входа 13 синхронизации, поступит на вход элемента 6 И на выходе которого появится значение сигнала "Ошибка".

Аналогичным образом устройство работает при возникновении двойных ошибок.

ИСТОЧНИКИ ИНФОРМАЦИИ

1. Патент на полезную модель №161373 "Контролируемое устройство хранения и передачи информации "/Бутранов А.С., Павлов А.А., Царьков А.Н. и др. от 29.03.2016 г.

2. Патент на полезную модель №169207 "Устройство хранения и передачи данных с обнаружением ошибок "/ Корсунский Д.А., Лебедев В.Л., Машевич П.Р.. Павлов А.А., Плис Н.И., Стешенко В.Б., Хамаганов К.Б., Царьков А.Н. Царьков А.Н. и др. от 17.10.2016 г.

Заявленное изобретение относится к вычислительной технике. Технический результат заключается в повышении достоверности функционирования устройств хранения и передачи информации путем обнаружения одиночных и двойных ошибок при сокращении аппаратурных затрат. Устройство хранения и передачи данных с обнаружением одиночных и двойных ошибок содержит узел памяти, входной блок кодирования, формирующий значения контрольных разрядов, выходной блок кодирования, формирующий значения проверочных контрольных разрядов, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки. 1 ил.

Устройство хранения и передачи данных с обнаружением одиночных и двойных ошибок, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что входной блок кодирования, формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов у₁,у₂,у₃, у₄,у₅,у₆, у₇,у₈,у₉, у₁₀,у₁₁,у₁₂, поступающих на его входы, в соответствии с правилом:

r₁=y₃⊕y₆⊕y₇⊕y₈⊕y₉⊕y₁₀⊕y₁₁, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₂⊕y₄⊕y₅⊕y₈⊕y₉⊕y₁₀⊕y₁₁, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁⊕y₄⊕y₅⊕y₆⊕y₇⊕y₁₀⊕y₁₁⊕y₁₂, выходной блок 3 кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом:

r_1p=y_3p⊕y_6p⊕y_7p⊕y_8p⊕y_9p⊕y_10p⊕y_11p; r_2p=y_2p⊕y_4p⊕y_5p⊕y_8p⊕y_9p⊕y_10p⊕y_11p; r_3p=y_1p⊕y_4p⊕y_5p⊕y_6p⊕y_7p⊕y_10p⊕y_11p⊕y_12p, блок 4 выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, сформированных на выходах выходного блока 3 кодирования.