Вычислительное устройство Советский патент 1986 года по МПК G06F7/38 

1

Изобретение относится к технике связи, а именно к арифметическим устройствам вычислителя сигнального процессора и может быть использовано в демодуляторе для многоканальной си темы передачи дискретной информации.

Цель изобретения - расширение функцио нальных возможностей путем выполнения операций извлечения квадратного корня из суммы квадратов, ум- ножения с усреднением и поиска минимального числа.

На фиг. 1 изображена схема вычислительного устройстваJ на фиг, 2 - схема блока микропрограммного управления} на фиг. 3 - схема шифратора коэффициента-, на фиг. 4 - диаграмма алгоритма операции деления; на фиг. 5 - диаграмма алгоритма операции извлечения корня квадратного из cyiiMbi квадратов; на фиг. 6 и 7 - диаграммы алгоритмов операций усреднения на фиг, 8 - диаграмма алгоритма операции умножения с усреднением, на фиг. 9 - диаграмма алгоритма операции умножения; на фиг. 10 - диаграмма алгоритма операции сложения; на фиг. 11 - диаграмма алгоритма операции вычитания; на фиг. 12 - диаграм- ма алгоритма операции поиска минимального числа.

Вычислительное устройство (фиг. 1) ,содержит регистры 1-5, схему 6 сравнения, коммутатор 7, шифратор 8 ко- эффициента, преобразователь 9 дополнительного кода в прямой код, умножитель 10, блок 11 выделения старшего значащего разряда,сумматор 12, сдви- гатели 13 и 14, блок 15 микропрограммного управления, коммутаторы 16-22.

Блок 15 микропрограммного управления (фиг. 2) содержит узел 23 памяти микрокоманд, дешифратор 24 микроопераций, узел 25 формирования ад- реса, счетчик 26 адреса.

Шифратор 8 коэффициента (фиг. 3) содержит элементы И 27 и 28.

В диаграммах алгоритмов (фиг. 4- 12) использованы следующие обозначения. Сигналы У 1-У 24 представляют со собой последовательность выполнения микроопераций у1-у27 на выходах блока 15 микропрограммного управления:

У1 у7,у11,у13,у22;

У2. у7,у8,у10,у12,у15,у22,у25,у2б

УЗ уб,у11,у13,у22;

1280611

У4 Уб,у8,у10,у12,у15,у25,у26{ У5 у1,у2,уА,у6,у11,у13,у19,у21,

у25

У6 у7,у11,у13,у27; У7 У7,у8,у10,у12,у15,у25,у26,

У27;

У8 Уб,у11,у13,у27; У9 Уб,у8,у9,у11,у22; У10 Уб,у8,у9,у11; У11 Уб,у11,у13;

У12 у1,у2,у4,у15,у20.у21,у22,у25; У13 У1,у2,у4,у15,у20,у21; У14 У14,у16,у20,у21,у22,у23; У15 У1,у2,у4,у14,у17,у20,у21,у22,

у23; У16 У1,у2,у4,у14,у18,у20,у21,у22,

У23;

У17 У1,у5,у11,у13, У18 У15,у16,у20,у21,у23; У19 У1,у2,у4,у14,у1.7,у20,у21,у22; ,у2,у4,у5,у11,у13,у25; У21 у19,у21; У22 У1,у2,у4,у14,у1б,у20,у21,у23,

У24;

У23 у15У2,у4,у14,у16,у20,у21,у24; У24 У1,у3,у4,у16,у20,у21,у27. Сигналы У1-У27 управляют выполнением следуюпщх действий:

Го- (кГ8(1), 1,Kf8(2) 2); Ь - (к18(2),к18(1));

прямой код;

обратный код;

прямой код; обратный код,

/ О - прямой код;

У25 0- прямой код,

1- обратный код;

+1 в младший разряд СМ 12;

ГО - управление коммутатором -( 18 с блока 15(у22);

- управление коммутатором 18- со схемы 6 сравнения,

Коммутатор 18 выполнен на мультиплексорах. Его схема управления работает в трех режимах: режим, когда большее число направляется на второй вькод, а меньшее - на первый выход

1

15

и режим, когда выход регистра 1 подключается на .первый выход, а выход регистра 2 одновременно подключается на второй выход и наоборот.

Сдвигатели 13 и 14 выполняют соот-20 на первый вход умножителя 10 через ветственно сдвиг на шесть и десять коммутатор 18 поступает величина де- разрядов вправо, шифратор 8 коэффи- лимого, а на второй вход умножителя

10, и результат умножения (R2 ) записывается в регистр 3. За второй машинный такт содержимое регистра 3 поступает на сумматор 12 в обратном коде, в младший разряд которого пода ется единица. С выхода сумматора 12 через преобразователь 9 результат посту 1ает в прямом коде на первьй вход умножителя 10, на второй вход которого поступает через блок 11 де- |литель. В регистр 4 с выхода умножителя 10 записывается величина первой итерации. Вторая и третья итерации выполняются также за два машинных такта каждая, причем блок 11 в операции больше не участвует, а значени итерации запоминаются на регистре 4. Затем за седьмой машинный такт производится умножение (Z-I/R), причем

циента (фиг. 3) является трехразрядным и служит для нахождения коэффициента в операции извлечения корня квадратного из суммы квадратов.

В блок 15 микропрограммного управления (фиг. 2) записаны микропрограммы, алгоритмы которых представлены на фиг.4-12.

Перед началом работы счетчик 26 обнуляется и по его значению считывается из узла 23 памяти первая микрокоманда. Содержащийся в ней код -дешифрует дешифратор 24 и вырабатывает сигналы У1-У27. Происходит увеличе- ,ние содержимого счетчика 26.-Далее эписанный процесс повторяется. В , случае ветвления по условиям используется узел 25 формирования адреса.

Блок 11 определяет первый ненулевой разряд выходного числа.

Вычислительное устройство обеспечивает выполнение одиннадцати ариф25

30

35

40

10 с регистра 4 - величина 1/R. С выхода умножителя 10 результат поступает на регистр 3, с выхода которого он поступает на регистр 5 для считывания на выход устройства.

Операция извлечения корня квад- ратного из суммы квадратов двух чисел . (фиг. 5) производится методом линейной итерполяции выражения двучленом В + КМ, где Б и М больше и меньше числа.

В качестве К берутся три, сдвинутых вправо на один разряд, старших разряда после запятой отношения М/Б. Для уменьшения погрешности К 0,0111 заменяется на число 0,0110.

При этом по результату сравнения двух чисел, хранящихся на регистрах 1 и 2, выполняемому схемой 6 сравнения, коммутатор 18 передает большее число на второй выход, а меньшее - Затем вычисляется велиПри этом по результату сравн двух чисел, хранящихся на регис 1 и 2, выполняемому схемой 6 ср ния, коммутатор 18 передает бол число на второй выход, а меньше Затем вычисляется ве

метико-логических операций. При пос- 45 первый

туплении на вход вычислителя числа / путем нахождения трех

предварительно масштабируются. итераций с записью результата в

записью результата

регистр 4. Время выполнения - ш машинных тактов. В седьмом маши такте коммутатор 18 передает ме шее число на свой второй выход, торое поступает на первый вход у жителя 10, а на его второй вход регистра 4 поступает величина 1/ С выхода умножителя произведение тупает на шифратор 8, выполняющи операцию нахождения коэффициента числовое значение которого запис вается в регистр 4. В восьмом ма

Операция деления (фиг. 4) выполняется следующим образом.

Делитель R и делимое Z записываются в регистры 1 и 2 соответственно. Находится обратная величина делителя. За первый машинный такт на вход блока 1 1 и на первый вход умножителя 10 55 коммутатор 18 подключает выход регистра 1, т.е. делитель. С выхода блока 11 число 2 поступает перекрестным с передачей на второй вход умножителя

0

5

0 на первый вход умножителя 10 через коммутатор 18 поступает величина де- лимого, а на второй вход умножителя

10, и результат умножения (R2 ) записывается в регистр 3. За второй машинный такт содержимое регистра 3 поступает на сумматор 12 в обратном коде, в младший разряд которого подается единица. С выхода сумматора 12 через преобразователь 9 результат посту 1ает в прямом коде на первьй вход умножителя 10, на второй вход которого поступает через блок 11 де- |литель. В регистр 4 с выхода умножителя 10 записывается величина первой итерации. Вторая и третья итерации выполняются также за два машинных такта каждая, причем блок 11 в операции больше не участвует, а значения итерации запоминаются на регистре 4. Затем за седьмой машинный такт производится умножение (Z-I/R), причем

10 с регистра 4 - величина 1/R. С выхода умножителя 10 результат поступает на регистр 3, с выхода которого он поступает на регистр 5 для считывания на выход устройства.

Операция извлечения корня квад- ратного из суммы квадратов двух чисел . (фиг. 5) производится методом линейной итерполяции выражения двучленом В + КМ, где Б и М больше и меньше числа.

В качестве К берутся три, сдвинутых вправо на один разряд, старших разряда после запятой отношения М/Б. Для уменьшения погрешности К 0,0111 заменяется на число 0,0110.

При этом по результату сравнения двух чисел, хранящихся на регистрах 1 и 2, выполняемому схемой 6 сравнения, коммутатор 18 передает большее число на второй выход, а меньшее - Затем вычисляется вели первый

итераций с записью результата в

0

5 записью результата

регистр 4. Время выполнения - шесть машинных тактов. В седьмом машинном такте коммутатор 18 передает меньшее число на свой второй выход, которое поступает на первый вход умножителя 10, а на его второй вход с регистра 4 поступает величина 1/В. С выхода умножителя произведение поступает на шифратор 8, выполняющий операцию нахождения коэффициента К, числовое значение которого записывается в регистр 4. В восьмом машин

ном такте меньшее число М поступает на первый вход умножителя 10, а на его второй вход поступает с регистра 4 число К. Затем с выхода ум- ножнтеля 10 произведение поступает на регистр 3. В девятом машинном такте содержимое регист эа 3 поступает на второй вход сумматора 12, а на первый его вход поступает большее число Б.

С выхода сумматора 12 результат извлечения корня квадратного из суммы квадратов поступает на регистр 5 и далее на выход устройства. Операция усреднения вида ь п-,+

2j:u.

26

-

где oL - предьщущая усредненная ве

личина;

X - новое текущее число, выполняется за два.машинных такта (фиг. 6) следующим образом.

Числа i и X записываются соответственно на регистры t и 2. За певый машинный такт коммутатор 18 подключает выход регистра 2 на один вход сумматора 12 в прямом коде а числоа,в обратном коде на другой

вход сумматора 12, и с выхода сумматора разность записывается в регистр 5. За второй машинный такт полученная разность с выхода регистра 5 подается на сдвигатель 13, с вько да которого результат подается на сумматор 12, где скалывается с числом, поступившим с регистра 1. С выхода сумматора 12 результат записывается в регистр 5 и поступает затем на выход устройства. Операция усреднения

J 7 + . п с( - 2 10

выполняется аналогично предьщущей, но вместо сдвигателя 13 во втором такте подключается сдвигатель 14 (фиг. 7).

Операция умножения с усреднением

,.-Л

,-T 2«

выполняется следующим образом (фиг.8;.,

Числа Z и R предварительно записываются на регистры 1 и 2. За первый машинный такт коммутатор 18 под5 10

20

р

25

30

- 35

45

50

;.,

55

ключает выход регистра 1 на один , вход, а выход регистра 2 - на другой вход умножителя 10. Произведение с выхода умножители поступает на регистр 3. На регистр 1 поступает числе. oi,. За второй машинный такт с регистра 3 на один .вход сумматора 12 в прямом коде поступает величина ,(Z R), а на другой вход сумматора 12 с регистра 1 через KOMNryTaTop 18 поступает число to/ro-1 в обратном коде, и результат записывается в регистр 5. За третий машинный такт с выхода регистра 5 результат через сдвигатель 13 подается на один вход сумматора 12, а на его другой вход с регистра 1 через коммутатор 18 подается 6 ,.„,. С выхода сумматора 12 полученное значение записывается в регистр 5 для считывания на выход устройства.

Операция умножения двух чисел (фиг. 9) производится за один машинный такт следующим образом.

На регистры 1 и 2 предварительно записываются сомножители. Число с выхода регистра 1 поступает через коммутатор 18 на один вход умножителя 10, а на его другой вход поступает число с регистра 2. С выхода умножителя результат записывается в регистр 3 и далее в регистр 5 для считывания на выход устройства.

Операция сложения двух чисел (фиг. 10) производится за один машинный такт следующим образом.

На регистры 1 и 2 предварительно записываются слагаемые. Слагаемое с выхода регистра 1 поступает через коммутатор 18 на один вход сумматора 12, на другой вход которого с выхода регистра 2 через коммутатор 18 поступает второе слагаемое. С выхода сумматора 12 результат записывается в регистр 5 для считывания на выход устройства.

Операция вычитания двух чисел (фиг. 11) производится за один машинный такт следующим образом.

В регистр 1 предварительно записывается уменьшаемое число, а в регистр 2 - вычитаемое. С выхода регистра 1 число в прямом коде поступает на вход коммутатора 18 и затем с его выхода - на один вход сумматора 12. С выхода регистра 2 число в обратном коде поступает на вход коммутатора 18 и с его выхода - на другой вход сумматора 12. С выхода сумматора величина разности записывается в регистр 5 для считывания на выхад устройства.

Операция сравнения двух чисел на большее-меньшее производится за оди машинный такт следующим образом.

На регистры 1 и 2 предваритель-- но записываются числа Z и R . С выхода регистра 1 число поступает на один вход схемы 6 сравнения, а на ее другой вход поступает число с регистра 2. Если на первом выходе схемы 6 сравнения появляется уровень соответствующий логической единице, то число Z меньше числа R,

Операция поиска минимального числа из ряда чисел (фиг. 12) производится следующим образом.

На регистры 1 и 2 предварительно записываются два числа. Затем производится операция на большее-меньшее в результате которого схема 6 сравнения управляет коммутатором 18 таким образом, что на первый выход всегда передается меньшее число, а на второй.- большее. Меньшее число поступает на один вход сум --1атора 12 а на втором его входе приложены нули во всех разрядах, в результате чего меньшее число записывается в регистры 2 и 5. Новое число поступает на регистр 1, и производится операция сравнения его на большее-меньшее с числом, записанным в регистре 2. Таким образом, процесс нахождения меньшего числа повторяется, в результате которого меньшее число всегда записывается в регистр 5 и может быт считано на выходе устройства.

Операция сравнения двух чисел на равно производится за один машинный такт следующим образом.

На регистры 1 и 2 предварительно записываются числа Z и R. С выхода регистра 1 число поступает на один вход схемы 6 сравнения, а на ее другой вход поступает число с регистра 2. Если на втором выходе схемы 6 сравнения появится уровень логической единицы, то числа равны.

Формула изобретения

Вычислительное устройство, содержащее умножитель, сумматор, два-сдви- гателя, преобразователь дополнительного кода в прямой код, схему срав5

Ш 15

20 -30 35 40

45 0

5

нения, пять регистров, три коммутатора и блок микропрограммного управления, причем первый и второй информационные входы устройства соединены соответственно с информационными входами первого регистра и с первым информационным входом первого коммутатора, выход которого соединен с информационным входом второго регистра, выходы Меньше и Равно схемы сравнения соединены соответственно с пер- вым и вторым входами логических условий блока микропрограммного управления, тактовый вход которого соединен с тактовым входом устройства, выход умножителя соединен с информационным входом третьего регистра, выход которого соединен с первым информационным входом второго коммутатора, выход первого сдвигателя соединен с первым информационным входом третьего коммутатора, выход которого и выход второго коммутатора соединены соответственно с входами первого и второго слагаемых сумматора, выход которого соединен с входом преобразователя дополнительного кода в прямой код, выходы с первого по двенадцатый блока микропрограммного управления соединены соответственно с входом разрешения приема первого регистра, первым и вторым управляющими входами перв ого коммутатора, входов разрешения приема второго регистра, входом разрешения приема третьего регистра, первым и вторым управляющими входами второго коммутатора, первым, вторым и третьим управляющими входами третьего коммутатора, входами разрешения приема четвертого и пятого регистров, отличающееся тем, что, с целью расширения функциональных возможностей путем выполнения операций извлечения квадратного корня из суммы квадратов, умножения с усреднением и поиска минимального числа, оно содержит блок выделения старшего значащего разряда, шифратор коэффициента и коммутаторы с четвертого по восьмой, причем выходы первого и второго регистров соединены соответственно с первым и вторым дами схемы сравнения, выход Меньше которой соединен с первым управляющим входом четвертого коммутатора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго регистров, первый выход четвертого коммутатора

.128061

соединен с первым информационным входом пятого коммутатора и с вторым информационным входом третьего коммутатора, третий информационный вход которого соединен с выходом второго сдвигателя,информационный вход которого соединен с информационным входом первого сдвигателя, с выходом пятого регистра и является информационным зьпсодом устройства, второй выход четвертого.коммутатора Соединен с вторым информационным входом второго коммутатора, с первьм информационным входом шестого коммутатора и с входом блока вьщеления старшего значащего разряда, разряды выхода которог перекрестно соединены с разрядами второго информационного входа пятого комзчз татора,, третий информационный вход которого соединен с выходом четвертого регистра, информационный вход которого соединен с выходом седьмого коммутатораJ первый информационный вход которого соединен с выходом шифратора коэффициента, вход которого соединен с вторым информационным входом седьмого коммутатора и с выходом умножителя, входы пер.во- го и второго сомножителей которого соединены соответственно с выходами

JO

шестого и пятого коммутаторов, выход преобразователя дополнительного кода в прямой соединен с вторым информационным входом шестого коммутатора,

выходы третьего регистра и.сумматора соединены соответственно с первым и вторым информационными входами восьмого коммутатора, выход которого соединен с информационным входом пятого регистра и с вторым информационным входом первого коммутатора, выходы с тринадцатого по двадцать седьмой блока микропрограммного управления соединены соответственно с

первым, вторым и третьим управляющим входами пятого коммутатора, первым и вторым управляющими входами седьмо-, го коммутатора, первым и вторым уп- равляющигчи входами шестого коммутатора, первьм и вторым управляющими входами восьмого комг.1утатора, вторым и третьим управляющими входами четвертого KoiviMyTSTopa, входом разрешения вьщачи первого регистра, входом разрешения выдачи второго регистра, входом разрешения выдачи третьего регистра и входом переноса сумматора, первый и второй выходы схемы сравнения являются соответственно первыми

вторым сигнальными вьЕсодами устройства

5,-s

« 4

yL..yZ7

Л

24

23

a.b

Ы

2

26

i

Л

Фиг. 2 м/в

Изобретение относится к технике связи, а именно к арифметическим устройствам вычислителя сигнального про- ;1:1;ессора,и может быть использовано в демодуляторах для многоканальной системы передачи дискретной информации с взаимно ортогональными синусоидальными сигналами и фазоразностной модуляцией. Целью изобретения является расширение функциональных возможностей за счет выполнения операций извлечения квадратного корня из суммы квадратов, умножения с усреднением и поиска минимального числа. Поставленная цель достигается тем, что вычислительное устройство, содержащее умножитель, сумматор, два сдвига- теля, преобразователь дополнительного кода в прямой код, схему сравнения, пять регистров, гри коммутатора и блок микропрограммного управления, содержит блок вьщеления старшего значащего разряда, шифратор коэффициента и коммутаторы с четвертого по восьмой с соответствующими связями, 12 ил. е «

в3

Фа&З

/rrPTi

Фиг. 6

J

rw

Фиг,. 7

Фиг.Ю

Фиг.П

FarxBffiBDc cl

Составитель А.Клюев Редактор Е.Копча Техред Л,Олейник Корректор В. Бутяга

Заказ 7067/54 Тираж 671. Подписное ВНИЮШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

ru

L

Y/ff

.5

Фиг. 9

t J

1 f

UJ

Фл/г.72