КОНТРОЛИРУЕМОЕ УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ИНФОРМАЦИИ Российский патент 2017 года по МПК G11C29/00 

Контролируемое устройство хранения и передачи информации относится к вычислительной технике и может быть использовано для повышения достоверности функционирования работы устройств хранения и передачи информации.

Известно устройство памяти с контролем на четность [1], содержащее узел памяти, входной блок формирования дополнительного разряда проверки на четность, выходной блок формирования дополнительного разряда проверки на четность, элемент неравнозначности, информационные входы устройства подключены к узлу памяти и к входам входного блока формирования дополнительного разряда проверки на четность, выходы узла памяти являются информационными выходами устройства и подключены к входам выходного блока формирования дополнительного разряда проверки на четность, выход которого подключен к первому входу элемента неравнозначности, второй вход элемента неравнозначности соединен с выходом входного блока формирования дополнительного разряда проверки на четность, и с его выхода снимается сигнал при возникновении ошибки.

Недостатком устройства является низкая достоверность функционирования устройства, так как обнаруживаются только одиночные (нечетные) ошибки, т.е. обнаруживается 50% возможных ошибок.

Наиболее близким по техническому решению является устройство памяти с обнаружением двойных ошибок [2], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1_П, r2_П путем сложения по модулю 2 информационных символов x1_C, x2_C, x3c, у1_С, y2_C, y3_C, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1_П=х1_С⊕x2_C⊕у1_С⊕y2_C; r2_П=x2_C⊕x3_C⊕y2_C⊕y3_C, блок выявления ошибки, блок элементов И, элемент И, блок элементов ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому и шестому входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка".

Недостатком устройства является низкая обнаруживающая способность двойных ошибок.

Целью изобретения является повышение достоверности функционирования устройства за счет обнаружения 100% одиночных ошибок и 99% двойных ошибок при минимальной информационной избыточности.

Поставленная цель достигается тем, что устройство, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁ и r₂, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличается тем, что дополнительно содержит третий выход r₃ первого блока кодирования и третий выход r_3p выходного блока кодирования, третий выход r₃ первого блока кодирования подключен к восьмому входу узла памяти, третий выход r_3p выходного блока 3 кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r_3S узла 1 памяти, причем входной блок кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов y₁, y₂, y₃, y₄, y₅, y₆, у₇, у₈, y₉, y₁₀, y₁₁, y₁₂, поступающих на его входы, в соответствии с правилом: r₁=y₃⊕y₄⊕y₅⊕y₆⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃⊕y₆⊕y₇⊕y₈⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁⊕y₂⊕y₄⊕y₅⊕y₇⊕y₈⊕y₁₀⊕y₁₁, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, путем сложения по модулю 2 информационных символов y_1p, y_2p, y_3p, y_4p, y_5p, y_6p, y_7p, y_8p, y_9p, y_10p, y_11p, y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p⊕y_4p⊕y_5p⊕y_6p⊕y_9p⊕y_10p⊕y_11p⊕y_12p; r_2p=y_3p⊕у_6р⊕у_7р⊕у_8р⊕y_9p⊕y_10p⊕y_11p⊕y_12p; r_3p=y_1p⊕y_2p⊕y_4p⊕y_5p⊕y_7p⊕y_8p⊕y_10p⊕y_11p, блок выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых со вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, сформированных на выходах выходного блока 3 кодирования. На фиг. 1 представлена блок-схема устройства. Контролируемое устройство хранения и передачи информации содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 выявления ошибки, блок 5 элементов И, элемент 6 И, блок 7 элементов ИЛИ, вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, информационные входы 12, вход 13 синхронизации, информационные выходы 14, выход 15 "Ошибка".

Вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, вход 13 синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла 1 памяти, информационные входы 12 подключены к шестому входу узла 1 памяти и к входам входного блока 2 кодирования, выходы которого подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены к входам выходного блока 3 кодирования и к первым входам блока 5 элементов И, выходы выходного блока 3 кодирования подключены к первым входам блока 4 выявления ошибки, вторые входы которого подключены к выходам хранения контрольных разрядов узла 1 памяти, а выходы подключены к входам блока 7 элементов ИЛИ, выход которого подключен к первому входу элемента 6 И, второй вход блока 5 элементов И и второй вход элемента 6 И подключены к входу 13 синхронизации, выходы 14 первого блока 5 элементов И являются информационными выходами устройства, выход 15 элемента 6 И является выходом сигнала "Ошибка", отличается тем, что дополнительно содержит третий выход г₃ входного блока 2 кодирования и третий выход r_3p выходного блока 3 кодирования, третий выход r₃ входного блока 2 кодирования подключен к восьмому входу узла 1 памяти, третий выход r_3p выходного блока 3 кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r_3S узла 1 памяти, причем входной блок 2 кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, поступающих на его входы, в соответствии с правилом: r₁=y₃⊕y₄⊕y₅⊕y₆⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃⊕y₆⊕y₇⊕y₈⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁⊕y₂⊕y₄⊕y₅⊕у₇⊕у₈⊕y₁₀⊕y₁₁, выходной блок 3 кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, путем сложения по модулю 2 информационных символов y_1p, y_2p, y_3p, y_4p, y_5p, y_6p, y_7p, y_8p, y_9p, y_10p, y_11p, y_12p, поступающих на его входы при считывании информации с информационных выходов узла 1 памяти, в соответствии с правилом: r_1p=y_3p⊕y_4p⊕y_5p⊕y_6p⊕y_9p⊕y_10p⊕y_11p⊕y_12p; r_2p=у_3р⊕у_6р⊕у_7р⊕у_8р⊕y_9p⊕y_10p⊕y_11p⊕y_12p; r_3p=y_1p⊕y_2p⊕y_4p⊕y_5p⊕y_7p⊕y_8p⊕y_10p⊕y_11p, блок 4 выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, сформированных на выходах выходного блока 3 кодирования.

Узел 1 памяти, в данном случае, представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов: Y_К=y₁y₂y₃y₄y₅y₆y₇y₈y₉, y₁₀y₁₁y₁₂r₁r₂r₃, полученных при кодировании исходной информации.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r₁, r₂, r₃ путем сложения по mod2 информационных символов в соответствии с правилом:

r₁=у₃⊕y₄⊕y₅⊕y₆⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂;

r₂=y₃⊕y₆⊕y₇⊕y₈⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂;

r₃=y₁⊕y₂⊕y₄⊕y₅⊕y₇⊕y₈⊕y₁₀⊕y₁₁.

Выходной блок 3 кодирования предназначен для формирования значений проверочных контрольных разрядов r_1p, r_2p, r_3p путем сложения по mod2 информационных символов, полученных при считывании информации с узла 1 памяти в соответствии с правилом:

r_1p=y_3p⊕y_4p⊕y_5p⊕y_6p⊕y_9p⊕y_10p⊕y_11p⊕y_12p;

r_2p=y_3p⊕y_6p⊕y_7p⊕y_8p⊕y_9p⊕y_10p⊕y_11p⊕y_12p;

r_3p=y_1p⊕y_2p⊕y_4p⊕y_5p⊕y_7p⊕y_8p⊕y_10p⊕y_11p.

Блок 4 выявления ошибки предназначен для обнаружения ошибки в кодовом слове при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p и r_3p, сформированных на выходах выходного блока 3 кодирования:

λ₁=r_1S⊕r_1p;

λ₂=r_2S⊕r_2p;

λ₃=r_3S⊕r_3p.

Нулевой результат суммы свидетельствует об отсутствии ошибки и ее наличии в противном случае.

Выходы λ₁, λ₂ и λ₃ блока 4 выявления ошибки объединены в один выход первым элементом 7 ИЛИ, значение сигнала на данном выходе поступает на первый вход элемента 6 И.

Считывание выходной информации с выходов 14 устройства проводится при поступлении сигнала с входа 13 синхронизации на второй вход блока 5 элементов И и второй вход элемента 6 И.

Устройство работает следующим образом. Перед началом работы устройства на вход 8 "Установки в нулевое состояние" подается единичный сигнал, который переводит узел 1 памяти в нулевое состояние.

При записи информации в узел 1 памяти, подается единичный сигнал на вход 9 записи, адресные входы 11 и информационные входы 12.

Например, на информационные входы поступает двенадцатиразрядное слово, имеющее в своих разрядах следующие значения: 110 001 101 111.

Входной блок 2 кодирования сформирует значения контрольных разрядов:

В результате имеем кодовое слово: У_к=110 001 101 111 101 (последние три разряда являются контрольными разрядами), которое записывается в узле 1 памяти.

При считывании информации с узла 1 памяти второй блок 3 кодирования относительно принятой информации сформирует значения контрольных разрядов: R_p={r_1p, r_2p, r_3p}={101}.

Если ошибок нет, то имеем результат: R=(101), R_p=(101), R_S=(101), λ=(000).

Пусть, произошла одиночная ошибка в первом информационном разряде: 0* 10 001 1 01 111 101.

На выходе второго блока 3 кодирования имеем результат: R_p=(100), а со вторых выходов узла 1 памяти считываются значения переданных контрольных разрядов R_S=(101).

В этом случае сигналы на выходе блока 4 выявления ошибки принимают значение: λ=(001).

Соответственно на выходе блока 5 ИЛИ появится единичное значение сигнала, которое при поступлении сигнала со входа 13 синхронизации поступит на вход элемента 6 И, на выходе которого появится значение сигнала "Ошибка".

Аналогичным образом устройство работает при возникновении двойных ошибок.

ИСТОЧНИКИ ИНФОРМАЦИИ

1. Щербаков Н.С. Достоверность работы цифровых устройств. М.: Машиностроение, 1989, 224 с.

2. Патент на изобретение №2403615 "Устройство хранения и передачи информации с обнаружением двойных ошибок" / Павлов А.А., Царьков А.Н. и др. от 27.01.2009 г.

Изобретение относится к вычислительной технике, а именно к средствам хранения и передачи информации. Технический результат заключается в повышении достоверности функционирования устройства хранения и передачи информации путем обнаружения одиночных и двойных ошибок. Устройство содержит: узел памяти, входной блок кодирования, выходной блок кодирования, блок выявления ошибки, блок элементов И, элемент И, блок элементов ИЛИ. 1 ил.

Контролируемое устройство хранения и передачи информации, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁ и r₂, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы и вход синхронизации подключены соответственно к первому, второму, третьему, четвертому пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит третий выход r₃ входного блока кодирования и третий выход r_3p выходного блока кодирования, третий выход r₃ входного блока кодирования подключен к восьмому входу узла памяти, а третий выход r_3p выходного блока 3 кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r_3S узла 1 памяти, причем входной блок кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов , , , , поступающих на его входы, в соответствии с правилом: r₁=y₃⊕y₄⊕y₅⊕y₆⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₂ формируется путем сложения по модулю 2 информационных символов , , , , поступающих на его входы, в соответствии с правилом: r₂=у₃⊕у₆⊕у₇⊕y₈⊕y₉⊕y₁₀⊕y₁₁⊕у₁₂, значение контрольного разряда r₃ формируется путем сложения по модулю 2 информационных символов , , , , поступающих на его входы в соответствии с правилом: r₃=y₁⊕у₂⊕у₄⊕у₅⊕у₇⊕у8⊕y₁₀⊕y₁₁, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, путем сложения по модулю 2 информационных символов , , , , поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p⊕y_4p⊕y_5p⊕y_6p⊕y_9p⊕y_10p⊕y_11p⊕y_12p; r_2p=у_3р⊕у_6р⊕у_7р⊕y_8p⊕y_9p⊕y_10p⊕y_11p⊕y_12p; r_3p=y_1p⊕y_2p⊕y_4p⊕y_5p⊕y_7p⊕y_8p⊕y_10p⊕y_11p, блок выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, сформированных на выходах выходного блока 3 кодирования.