Устройство для деления нормализованных чисел Советский патент 1987 года по МПК G06F7/52 

Изобретение относится к вычислительной технике, в частности к электронным цифровым вычислительным машинам.

Цель изобретения - увеличение быстродействия,

В основу выполнения деления в устройстве положен метод ускорения. Пусть требуется определить частное

С В

А - .,

где делимое С и делитель В являются нормализованными числами, находящимися в диапазоне о С; В 1 ,

Умножив числитель С и знаменатель В на приближенное значение обратной величины делителя D , получим

о

,/1-Е.,(1) ,

где Е 1-Ва„,

При условии, что величина модуля погрешности

IEI 2 (k7 1)

(2)

в каждом цикле вычисления определяется группа из k верных разрядов частного. Перед непосредственным вычислением частного необходимо определить величины D , А и Е. Требования- к точности определения можно получить из условия (2), которое преобразуется к виду

i 1-BD 62

О

или

1:21, D . , в - о - в

отсюда видно, что диапазон допусти- мь1х значений следук11пий:

, -DOMQKC ОГЛИН

1+2.

в

г,-(к-1)

1-2

В В

т,е, для нормализованных значений делителя В,Следовательно, на этом диапазоне может «быть выбрано значение Dg, удовлетворяющее условию (2) и содержащее k разрядов: с нулевого по (k-l)-й,

Представим (1) в следующем виде

А Ав+ЕА А.+Е/а,

+а -2 f - tf,,,)

..

(3)

где а. - группа из k разрядов частного с ik-ro до (k(i+l)- -1)-го (О а; ; 2 -1 , 1 0,1,2,,,,),

Равенство (3) можно представить в виде повторяющихся циклов, каждый из которых содержит умножение Е на k-разрядный множитель, алгебраическое сложение и сдвиг на k разрядов:

(4)

Если , то в циклах (4) выполняется суммирование, если Е - вычитание.

Для всех А,, в (4) справедливо неравенство., -(K(i-n)-i)

/А-А.2(5)

Например, для из (3)получаем

20

А-А ЕА,

о

а так как / Е / 2 и А 2, то / А-А / :2 ,

Подставив в (3) значения А из (4), имеем

-(2K-1J -(эs-1

,+Е(а;.- 2 +а,-2 +..,),

откуда /А-А , тдк как (а ,..,.). т,д,

Выполнение неравенства Сз) означает, что разность между А и А. по абсолютной величине не превьшает единицы младшего разряда г-и группы разрядов частного. Благодаря этому при выполнении каждого из циклов (4) вместо истинных значений множи0

5

0

5

телей а ,а

, а., могут быть исг - - I- пользованы непосредственно либо в

модифицированном виде, соответству- юпще группы разрядов величин А , А,,,,, ,А,- , Для этих групп разрядов введем обозначения а, где ,1, . 2,,,, - номер, величины А,-, ,l, 2,,,, - номер группы из k разрядов величины А.| j, по (k(j + l)-l)-й, При положительном значении Е все AJ в (А) определены с недостатком относительно частного А, Поэтому при выполнении условий (2) и (5) справедливым является одно из двух соотношение/ меу-ду а и а,- : а. а.. +1 либо при ,

При отрицательном значении Е AJ определены с избытком относительно А, поэтому .. либо .. -1 при .

В первом цикле вычислений в качестве множителя примем значение а, для Е ; О или а „ а„о для ,

В результате выполнения 1-го цикла получим величину

А А +Е-а -2

.10 )

-(К-1)

(6)

Учитывая, что E l-BDp,, .2 - Vu-BD,...2- -- l

(7)

Если в 1-м цикле была найдена величина А +Е-ад-2 ; то формула вычисления А видоизменяется. Посл

где выражение в квадратных скобках

представляет собой остаток, полу-:

чающийся при определении группы раз- О подставки в (4) значения А из (9)

рядов обычным методом деления. получим

Если а а о то А ,,А,, и остаток О i А ВВ„.а,-2-- - Ч2- Ч

;AX-E(2 -a,)

(10)

Следовательно, все разряды группы j5

а являются верными разрядами частного, т..е. ,. Этот случай харакПри Е 7 О величина AJj определена с избытком относительно частного А, поэтому или а aj, -1. При величина А , определена с недостаттеризуется наличием переноса П в (и-1)-й разряд величины Ад при выполнении алгебраического сложения в 20 ком относительно частного А, поэто- соответствии с () . Если истинное ., ,. В качестве

прямого кода множителя примем значение а , а ,,, если и ,+ 1, если . Тогда, подставляя в (10) 25 значения величин Е, А , и дополнительное значение принятого множителя , получим

I ) , -() , -(

,-2 W 2 + А„-ВВ, (а„2 + H-aV ,(11)

значение группы разрядов частного у то остаток в (7) получается

отрицательным:

-BD. . 2 i , (а„+1) - ,

о о о

. поэтому выражение (7) приобретает

вид

. /а-И)«

-(к-О- о000

«2

.

(8) 30

Если а|, а, то

здесь величина в квадратных скобках 0 2- - +А -ВВ„(а,-Ы)2- Л2- Из этого неравенства следует, что А и в этом случае все разряды группы а, ц являются верными разрядами частного, т.е. . Этот случай характеризуется отсутствием переноса ,. Подставив в (8) значени

а

получим

А

-К-1

(9)

Следует отметить, что величина А также удовлетворяет неравенству (5):

/А-А ,,-Е-2- | 2 Таким образом, в результате выполнения 1-го цикла будут найдены или

Этот случай характеризуется наличием переноса П.,в (2k-1)-и разряд величины А. Если истинное значение группы разрядов частного а, 45 ,-1 , то остаток в (П) получается отрицательным и выражение (11) приобретает вид

г .- 2 .+а

1 А v j.i,ri jicii i па..1л ruin 2 о/I ff il

величина A , (если Пц.,, 1), или , f, +,-Щ (а„- 2 +(a + 1)- ), (12) -u.- O;.Здесь вьфажение в квадратных ,j

скобах находится в пределах + (а„.(а,.).,

1 K.-I

Далее переходим к вычислению А..

Если в первом цикле была найдена величина А,, то в качестве множителя во втором цикле принимаем значение: разряды групп а и а ,, являются верследовательно, и в этом случае все

а для Е : 0

ными разрядами частного.

Этот случай характеризуется от- сутствием переноса П(ц..в (2и-1)-й разряд величины Х,. Преобразуя выраили

а а, для Е.$0

и вычисляем значение А ,А,+Е.а;-2 которое по аналогии с 1-м циклом равно либо А„. если а а , либо

. . . .

А +Е-2 - , если .

Если в 1-м цикле была найдена величина А +Е-ад-2 ; то формула вычисления А видоизменяется. После

подставки в (4) значения А из (9)

лучим

;AX-E(2 -a,)

(10)

где (2 -а, ) - дополнительный код

группы а ,,

При Е 7 О величина AJj определена с избытком относительно частного А, поэтому или а aj, -1. При величина А , определена с недостатком относительно частного А, поэто- ., ,. В качестве

,-2 W 2 + А„-ВВ, (а„2 + H-aV ,(11)

30

Если а|, а, то

35 где остаток

О.,)

следовательно, все разряды групп а и а. являются верными разрядами

гд

частного.

Этот случай характеризуется наличием переноса П.,в (2k-1)-и разряд величины А. Если истинное значение группы разрядов частного а, ,-1 , то остаток в (П) получается отрицательным и выражение (11) приобретает вид

г .- 2 .+а

2 о/I ff il

-Щ (а„- 2 +(a + 1)- ), Здесь вьфажение в квадратны

разряды групп а и а ,, являются верследовательно, и в этом случае все

ными разрядами частного.

Этот случай характеризуется от- i сутствием переноса П(ц..в (2и-1)-й разряд величины Х,. Преобразуя выражение (12), выразим А через значения А и Е:

,.Е.2 Таким образом, в результате выполне- НИИ второго цикла будет получена величина А либо , т.е. результаты второго цикла аналогичны результатам 1-го. В соответствии с (4J описанные действия могут быть распро- странены на циклы вычислений А ,

А, А,

На калсдом i-м цикле выполняются следующие действия{ формирование множителя и перемножение величины Е на этот множитель; вы- полнение, алгебраического сложения кода A.J(A. ) с кодом полученного произведения и уточнение группы разрядов частного; сдвиг полученной суммы на k разрядов влево.

В резул ьтате выполнения i-ro цикла будет определено одно из двух

значений А, либо А +Е2

ГС1к-1)

30

каждое

II

из которых содержит i групп верных 25 разрядов частного, а также одну группу (а..) отличающуюся от группы а частного не более чем на единицу своего младшего разряда. Выполнение циклов продолжается до получения нуЖ - ного количества разрядов частного. На фиг. I представлена функциональная схема устройстваJ на фиг.,2 - функциональная схема блока управления; на фиг. 3 - функциональная схема блока вычисления обратной величиныi на фиг, 4 - функциональная схема блока формирования прирап ений; на фиг.5 - функциональная схема блока формирования младших разрядов частного.

Устройство для деления нормализованных чисел (фиг. ) содержит регистр 1 делителя, блок 2 формирования младших разрядов частного, регистр 3 накопления, сумматор 4 час- 45 тичных произведений, блок 5 управления, блок. 6 формирования частичных произведений, блок 7 вычисления, обратной величины 7,триггер 8 знака

Регистр 1 делителя устройства и блок 2 формирования младших разрядов частного являются п-разрядными, а регистр 3 накопления содержит n+k разрядов. Сумматор 4 частичных произведений является (n+k)-разрядным сумматором комбинационного типа с возможностью обращения кодов по сиг35

40

налам, поступающим из блока. 5 управления. Сумматор 4 складывает коды, поступающие-из регистра 3 накопления и из блока 6 формирования частичных произведений, результат записывается в регистр 3. Вычитание кодов осуществляется путем инвертирования кода, поступающего из блока 6 с одновременной подачей единичного сигнала на вход переноса младшего разряда сумматора 4. Блок 5 управления вырабатывает управляющие сигналы.Блок 7 вычисления обратной величины предназначен для определения приближенной величины Dg делителя и может быт выполнен на основе ПЗУ. Триггер 8 знака погрегчности является триггером с установочными входами, который устанавливается по разрешающему сигналу из блока 5 управления- в единичное или нулевое состояние в зависимости от знака величины Е, Блок 9 формирования приращений является к.омбинационной схемой, которая вырабатывает сигналы приращения , равные +1 или -1, для получения очередпогрешности, блок 9 формирования при-50 ых разрядов мнолсителей и уточнения

ращений, тактовьш вход 10 устройства. Блок 5 управления (фиг, 2) содержит распределители П-13 импульсов, элементы ИЛИ 14-21 , элементы 2И-- 2ИЛИ 22-24, триггер 25, счетчик 26 циклов, дешифратор 27 нуля.

Блок 7 вычисления обратной величины (фиг. 3) содержит блок 28 питания и регистр 29 хранения прибли55

групп разрядов частного, а также выдает сигналы подачи прямого либо инверсного кода №1о31мтеля из блока 2 в блох 6 фор -1Ирования частичных произведений.

На первый вход блока 5 управления подается сигнал переноса и его инверсия с второго выхода сумматора 4, на второй вход - прямой и инверс510

)5 903026

женного значения .обратной величины делителя.

Блок 9 формирования приращений (фиг. 4) содержит элементы 2И-2ИЛИ 30-32, элементы НЕ 33-34,

Блок 2 формирования младших разрядов (фиг. 5) содержит п разрядных триггеров 35, каждый i -и разряд из k младших разрядов блока 2 содержит элемент ИЛИ 36, элементы НЕ 37-38, элемент И 39, элементы 2И-2ИЛИ 40-42.

Блок 6 формирования частичных произведений является известным устройством.

Регистр 1 делителя устройства и блок 2 формирования младших разрядов частного являются п-разрядными, а регистр 3 накопления содержит n+k разрядов. Сумматор 4 частичных произведений является (n+k)-разрядным сумматором комбинационного типа с возможностью обращения кодов по сиг20

0

5

5

5

0

налам, поступающим из блока. 5 управления. Сумматор 4 складывает коды, поступающие-из регистра 3 накопления и из блока 6 формирования частичных произведений, результат записывается в регистр 3. Вычитание кодов осуществляется путем инвертирования кода, поступающего из блока 6 с одновременной подачей единичного сигнала на вход переноса младшего разряда сумматора 4. Блок 5 управления вырабатывает управляющие сигналы.Блок 7 вычисления обратной величины предназначен для определения приближенной величины Dg делителя и может быть выполнен на основе ПЗУ. Триггер 8 знака погрегчности является триггером с установочными входами, который устанавливается по разрешающему сигналу из блока 5 управления- в единичное или нулевое состояние в зависимости от знака величины Е, Блок 9 формирования приращений является к.омбинационной схемой, которая вырабатывает сигналы приращения , равные +1 или -1, для получения очеред5

групп разрядов частного, а также выдает сигналы подачи прямого либо инверсного кода №1о31мтеля из блока 2 в блох 6 фор -1Ирования частичных произведений.

На первый вход блока 5 управления подается сигнал переноса и его инверсия с второго выхода сумматора 4, на второй вход - прямой и инверсный выходы триггера 8 знака погрешности.

Распределители 11, 12 и 13 импульсов вырабатывают серии импульсов управляющих, соответственно, выпол- нением циклов: вычисления величины Е; вычисления величины вычисления групп разрядов частного (основных циклов).

Запуск каждого последующего рас- пределителя импульсов производится от предыдущего. Для обеспечения повторного выполнения основных циклов в состав блока 5 введены элемент ИЛИ 20, счетчик 6 циклов и дещифратор 27 нуля. Счетчик 26 предназначен для подсчета количества циклов таким образом, что устанавливается в нуль при вьтолнении нужного количества - циклов. Дешифратор 27 нуля подклю-. чает запускающий сигнал с последнего выхода распределителя 13 импульсов на вход элемента ИЛИ 20 в том случае, если состояние счетчика 26 не равно нулю, В противном случае запускающий сигнал на вход элемента ИЛИ 20 не пропускается и выполнение основных циклов прекращается. Элементы ИЛИ 14, 15, 16, 17, 18 и 21 предназначены для объединения одина- ковых управляющих сигналов. Триггер 25 предназначен для хранения знака каждого очередного остатка во время выполнения основных циклов. Начальн устгновка триггера 25 производится во время дополнительного цикла вычисления Ад в единичное состояние, если на вы-ходе триггера 8 - 1, и в нулевое состояние, если на инверсном выходе триггера 8 - 1. Текуща установка триггера 25 производится во время основных циклов в единично состояние, если 1 на выходе элемента 22 и в нулевое состояние, если 1 на выходе элемента 23. Выхо- ды триггера 25 устанавливаются по заднему фронту управляющих сигналов распределителей импульсов 12-13. На элементе 2И-2ИЛИ 24 образуется общий для разных циклов сигнал сложе- ння с дополнительным кодом. В блоке 5 вырабатываются следующие управляющие сигналы:

У1 - разрешение на фиксирование величины D - приближенное значение обратной величины делителя в блоке 7 ;

У2 - сигнал переключения множимого на входе блока 6;

УЗ - сигнал переключения множителя на входе блока 6;

У4 - разрешение на фиксирование первого промежуточного результата в блоке 6;

У5 - разрешение на фиксирование второго промежуточного результата в блоке 6;

У6 - разрещбние установки триггера 8;

У7 - разрещение установки триггера 25 во время выполнения циклов вычисления;

УВ - условный сигнал слежения на сумматоре 4 с дополнительным кодом; У9 - разрешение записи в регистр 3 результата сложения с выхода сумматора 4;

У10 - сдвиг регистра 3 на k разрядов влево;

У11 - разрешение записи в регистр 1 содержимого регистра 3;

У12 - сдвиг в блоке 2 на k разрядов влебо с одновременной записью в его младшие разряды содержимого k старших разрядов регистра 3; I У13 - разрешение записи в k младших разрядов блока 2 модифицированного кода;

У14 - разрешение приема на входе сумматора 4 содержимого регистра 3;

У15 - переключение типа модификации-кода, содержащегося в k младших разрядёх блока 2;

У16 - сигнал счета на счетчике циклов 26;

X и X - прямой и инверсный выходы триггера 25 вычитания.

На первый вход блока 7 поступает код, содержащий разряды делителя. Этот код является адресом ячейки, в которой записан код приближенного значения обратной величины- делителя DQ . На второй вход блока 7 поступает из блока 5 управления управляющ 1Й сигнал У1, по которому код величины D с выхода блока 28 памяти записывается в регистр 29, где и хранится в течение всего времени выполнения операции. С выхода регистра 29 код Вд подается на выход блока 7. На первый вход блока 9 поступают сигнал У15, X, X Из блока 5 управления, на второй вход - прямой и инверсный сигналы с выхода триггера 8 знака погрешности. На третий вход поступают сигнал переноса и его инверсия с второго выхода сумматора 4 частичных произведений. В блоке 9 формирования

fO

91290302

приращений вырабатываются следующие сигналы: сигнал приращения единицы д1 на выходе элемента 31; сигнал приращения единицы л2 на выходе элемента 30; сигнал прямого кода мне-5 жителя m на выходе элемента 32; сигнал инверсного кода множителя m на выходе элемента 33.

Сигналы л1 , л2, т, m подаются на выход блока 9 формирования приращений.

Младшие k разрядов блока 2 формирования отличаются от остальных разрядов тем, что, кроме цепей сдвига, имеют цепи модификации содержащегося в них кода. Цепи модификации аналогичны для всех k разрядов.

На элементе ИЛИ 36 образуется сигнал переноса в младший разряд. На элементах 2И-2ИЛИ 40, И 39, НЕ 38 вырабатываются сигнал переноса и его инверсия в следующий разряд. На зле- менте 2И-2ИЛИ 42 вырабатывается модифицированное значение разряда,на

10

BD . 1 J то разряд целых произведения равен 1 и триггер 8 устанавливается в единичное состояние при поступлении управляющего сигнала У6 из блока 5 управления. В противном случае при Е О разряд целых произведения ВВд равен нулю и триггер 8 устанавливается в нулевое состояние. Вслед за сигналом Уб в блоке 5 вы- .рабатывается управляющий сигнал У8 на выходе элемента 2И-2ИЛИ 24, поступающий далее на третий вход сумматора 4. При поступлении сигнала У8 на сумматоре 4 вырабатывается допол- 5 нительиый код произведения BD , если сигнал У8 HP. вырабатывается, то произведение BD остается в прямом коде,, После сигнала У8 в блоке 5 управления вьфабатывается сигнал З Э, по которому полученный на сумматоре 4 код величины Е записывается в регистр 3. Так как вычесленная указанным способом величина Е удовлетворяет условию (1), то k старших ее раз20

элементе 2И-2ИЛИ 41 выполнен переклю-- - рядов (с нулевого по (k-l)-й) завечатель кода разряда: если , то на выход элемента 2И-2ИЛИ 41 проходит сигнал с прямого выхода разрядного триггера 35, если же - с его инверсного выхода. Элементы,ана- логичные 2И-2Ш1И 40, 41 и 42, И 39, НЕ 38., используются и в остальных младших разрядах до n-(k-l)-ro разряда блока 2. На первый выход блока 2 подается прямой код содержи- мого всех его разрядов, а на второй выход - прямой либо инверсный код содержимого .k младших разрядов.

Перед началом операции делимое размещается в блоке 2, делитель - в регистре 1, регистр 3 находится в нулевом состоянии. Выполнение деления начинается с цикла вычисления величины Е, во время которого на рапределитель 11 импульсов вырабатыва- 45 ле, во время действия управляющих

ется временная последовательность управляющих сигналов У1, У4, У5, Уб, У8, У9, У10, У11, По сигналу У1 код величины D из блока памяти 28 зао

писывается в регистр 29. Так как в этом цикле , то в блок 6 на перемножение в качестве множимого подается код делителя из регистра 1, а в качестве множителя - величина Dg , Код произведения BD с выхода 55 регистре 3 на k разрядов влево. В блока 6 подается на второй вход сумматора 4, а разряд целых этого произведения подается также на вход регистра З.в младшие разряды блока триггера 8. Если E l-BDo ё О, т.е. 2. Одновременно по сигналу У7 произпроцессе этого сдвига старшие k разрядов величины А переписываются из

2

10

BD . 1 J то разряд целых произведения равен 1 и триггер 8 устанавливается в единичное состояние при поступлении управляющего сигнала У6 из блока 5 управления. В противном случае при Е О разряд целых произведения ВВд равен нулю и триггер 8 устанавливается в нулевое состояние. Вслед за сигналом Уб в блоке 5 вы- .рабатывается управляющий сигнал У8 на выходе элемента 2И-2ИЛИ 24, поступающий далее на третий вход сумматора 4. При поступлении сигнала У8 на сумматоре 4 вырабатывается допол- нительиый код произведения BD , если сигнал У8 HP. вырабатывается, то произведение BD остается в прямом коде,, После сигнала У8 в блоке 5 управления вьфабатывается сигнал З Э, по которому полученный на сумматоре 4 код величины Е записывается в регистр 3. Так как вычесленная указанным способом величина Е удовлетворяет условию (1), то k старших ее раз

рядов (с нулевого по (k-l)-й) заведомо равны нулю, С целью уменьшени разрядности Е до п-двоичных разрядов эти нули устраняются путем сдвига регистра 3 на k разрядов влево по управлЙющему сигналу У10. ,Б заключение цикла по управляющему сигналу У11 полученный код величины Е передается из регистра 3 в регистр 1, В следующем цикле производится определение величины AQ. В блоке 5 управления на распред;;лителе 12 импульсов вырабатывается временная последовательность управляющих сигналов У2, У4, У5, У9, У10, У12, У7. Так как , а , то в блоке 6 , на перемножение в качестве множимого подается код делимого из регистра 3, а в качестве множителя - код величины D. Как и в предыдущем циксигналов У4, У5 промежуточные результаты перемножения записываются во внутренние регистры. Код полученного произведения А CD с выхода бло- ка 6 через сумматор 4 записывается в регистр 3 по управляющему сигналу У9. В заключение цикла по управляющим сигналам У10, У12 производится -одновременный сдвиг в блоке 2 и в

регистре 3 на k разрядов влево. В регистра З.в младшие разряды блока 2. Одновременно по сигналу У7 произпроцессе этого сдвига старшие k разрядов величины А переписываются из

11

водится начальная установка триггера 25. После нахождения величин А и

о

Е устройство переходит к выполнению основных циклов по вычислению значений А. (,2,3,...). В каждом основном цикле блок 5 управления на датчике 12 импульсов вьфабатывает временную последовательность управляющих сигналов У13, УЗ, У4, У5, У8, У14, У9, У7, У15, У13, У10, У12, У16.

Так как во время основных циклов к ,, то в блок 6 на перемножение в качестве множимого подается код величины Е из регистра 1, а в качестве множителя - код с второго выхода блока 2. После их перемножения код произведения с выхода блока 6 подается на второй вход сумматора 4, на его первый вход поступает содержимое регистра 3, на третий вход сумматора 4 поступают сигналы из блока 5 управления У14 (безусловно) и У8, если триггер 25 вычитания находится в единичном состоянии. На сумматоре 4 производится сложение поступивших кодов. Код суммы с первого выхода сумматора 4 записывается в регистр 3 по управляющему сигналу У9. Одновременно с второго выхода сумматора 4 сигналы переноса и его инверсия поступают на первый вход блока 5 управления и на третий вход блока 9 формирования приращений. В блоке 5 управления производится текущая установка триггера 25. В блоке 9 сигналы переноса и его. инверсии совместно с управляющим сигналом , а также с прямым X и инверсным X выходами триггера 25 участвуют в образовании сигналов приращения д1 или &2. С выхода блока 9 сигнал приращения поступает на третий вход блока 2, где и производится вторая модификация содержимого k младщих разрядов. По управляющему сигналу У13 модифицированный код записывается в k младших разрядов регистра В. В заключение основного цикла вырабатываются управляющие сигналы У10, У12, по которым производится сдвиг регистров 3 и блока 2 на k разрядов влево с одновременной записью в младщие разряды блока 2 содержимого k старших разрядов регистра 3. Одновременно с сигналами У10, У12 на счетчик 26 циклов подается сигнал счета У 16, Запускающий импульс с выхода распределителя 13

9030212

импульсов в зависимости от состояния счетчика 26 циклов проходит через дешифратор 27 нуля на повторный запуск выполнения основного цикла или 5 не проходит. Количество циклов, аналогичных указанному, определяется требуемой точностью вычисления частного. Так, если п кратно k, для получения п-разрядного частного с точ- 10 ностью до единицы младшего разряда

необходимо выполнить - -1 основных

К.

циклов. 15 Формула изобретения

Устройство для деления нормали- зованных чисел, содержащее сумматор частичных произведений, регистр на20 копления, блок формирования частичных произведений, блок вычисления обратной величины, регистр делителя и блок управления, причем выход регистра накопления соединен с информа25 ционным входом регистра делителя и с первым входом сумматора частичных произведений, второй вход которого соединен с информационным выходом блока формирования частичных произ30 ведений, выход результата сумматора частичных произведений соединен с информационным входом регистра накопления, выход регистра делителя соединен с информационным входом бло3 ка вьшисления обратной величины и с первым входом первого множимого блока формирования частичных произведений, выход блока вычисления обратной величины соединен с входом первого

40 множителя блока формирования частичных произведений, отличающееся тем, что, с целью увеличения быстродействия, в него введены триггер знака погрешности, блок формиро45 вания мпадпих разрядов частного и блок формирования приращений, содержащий три элемента 2И-2ИЛИ и два элемента НЕ, каждый i-й разряд блока формирования младших разрядов частно2Q го содержит триггер, элемент ИЛИ, три элемента 2И-2ИЛИ, два элемента НЕ и элемент И, причем выход знакового разряда блока формирования частичных произведений соединен с входом триггера знака погрешности, прямой и инверсный выходы которого соеди , нены с первыми входами первой и второй групп соответственно первого элемента 2И-2ИЛИ блока формирования приращений, прямой и инверсный выходы переноса сумматора частичных произведений соединены с первыми входами первых групп второго и третьего элементов 2И-2ИЛИ бло ка формирования приращений, вход втрого множимого блока формирования частичных произведений соединен с прямыми выходами триггеров блока формирования младших разрядов.част- ного, при этом выход первого элемента 2И-2ИЛИ блока формирования приращений соединен с первыми входами певой группы первого элемента 2И-2ИЛИ i-x разрядов блока формирования k младших разрядов частного (где i 1,..,,k), выход первого элемента НЕ блока формирования приращений соединен с первыми входами второй группы первого элемента 2И-2ИЛИ i-x разрядов блока формирования младших разрядов частного, выход которых соединен с вторым входом множителя блока формирования частичных произведений, выход второго элемента 2И- 2ИЛИ блока формирования приращений соединен с первым входом элемента ИЛИ младшего разряда блока формирования младших разрядов частного, второй вход которого соединен с вы- х одом третьего элемента 2И-2ИЛИ блока формирования приращений, тактовый вход устройства является тактовым входом блока управления, при этом блок управления содержит три распределителя импульсов, дешифратор нуля, счетчик циклов, RS-трйг- гер., три элемента 2И-2Ри1И, восемь элементов ИЛИ, причем тактовый вход блока управления соединен с входом запуска первого распределителя импульсов, первый вход блока управления соединен с прямым выходом триггера знака погрешности устройства и является первым входом первой группы первого элемента 2И-2ИЛИ и соединен с первым входом первой группы второго элемента 2И-2Ш1И, второй вход блока управления соединен с инверсным выходом триггера знака погрешности устройства и является первым входом второй группы первого элемента 2И-2ИЛИ и с первым входом первой группы третьего элемента 2И-2ИЛИ, третий вход бло- ка управления соединен с прямым выходом переноса .сумматора частичных произведений устройства и является вторым входом первой группы первого элемента 2И-2ИЛИ и соединен с вторым входом второй группы второго элемента 2И-2ИЛИ5 четвертый вход блока управления соединен с инверсным выходом переноса сумматора частичных произведений устройства, является вторым входом второй группы первого элемента 2И-2ИЛИ и соединен с вторым входом первой группы BToporoэлемента 2И-2ИЛИ, выход первого элемента 2И-2ИЛИ соединен с входом установки единицы КЗ-триггера, вход установки нуля которого соединен с выходом второго элемента 2И-2ИЛИ, первый выход первого распределителя импульсов соединен с входом разрешения считывания блока вычисления обратной величины, второй вькод первого распределителя импульсов соединен с первым входом первого элемента ИЛИ, третий выход первого распределителя импульсов соединен с первым входом второго элемента ИЛИ,, четвертый выход первого распределителя импульсов соединен с входом разрешения записи триггера знака погрешности, пятый выход первого распределителя импульсов соединен с вторым входом первой группы третьего элемента 2И-2ИЛИ, выход которого соединен с входом разрешения суммирования сумматора частичных произведений, шестой и седьмой выходы первого распределителя импульсов соединены с первыми входами третьего и четвертого элементов 1-ШИ соответственно, восьмой выход первого распределителя импульсов соединен с входом разрешения записи регистра делителя, выход старшего разряда первого распределителя импульсов соединен с входом запуска второго распределителя импульсов, первый выход которого соединен с входом выбора направления множимого блока формирования частичных произведений, второй, третий и четвертый выходы второго распределителя импульсов соединены с вторыми входами: первого, второго и третьего элементов ИЛИ соответственно, пятый выход второго распределителя импульсов соединен с вторьм входом четвертого элемента ИЛИ и с первыми входами пятого и шестого элементов ИЛИ, выход старшего разряда второго распределителя импульсов соединен с первым входом седьмого элемента ИЛИу выход которого соединен с входом запуска третьего распределителя импульсов, первый выход которого соединен с первым входом восьмого элемента ИЛИ второй вьгход третьего распределителя . импульсов соединен с входом выбора направления множителя блока формиро- вания частичных произведений устройства, третий выход третьего распреде- пителя импульсов соединен с третьим входом первого элемента ИЛИ, выход которого соединен с входом разреше- ния фиксирования первого промежуточного результата блока формирования частичных произведений устройства, четвертый вьгход третьего распределителя -импульсов соединен с третьим

,

входом второго элемента ИЛИ, выход которого соединен с входом разрешения фиксирования второго промежуточного результата блока формирования частичных произведений устройства, пятый выход третьего распределителя импульсов соединен с первым входом второй группы третьего элемента 2И- 2ИЛИ и с входом разрешения приема первого слагаемого сумматора частичных произведений, шестой выход третьего распределителя импульсов соединен с третьим входом третьего элемента ИЛИ, выход которого соединен с входом разрешения записи регистра накопления, седьмой выход третьего распределителя импульсов соединен с вторыми входами niecToro и восьмого элементов ИЛИ ,и с вторым входом первой группы второго элемента 2И-2Ш1И блока формирования приращений устройства, восьмой выход третьего распределителя импульсов соединен со счетным входом счетчика циклов, с третьим входом четвертого и вторьм входом пятого элементов ИЛИ, выход четвертого элемента ИЛИ соединен с входом разрешения сдвига влево регистра накопления устройства, выход пятого элемента ИЛИ соединен с вхо- дом разреш.ения сдвига влево j.-x триггеров блока формирования младших разрядов частного, выход счетчика циклов соединен с первым входом дешифратора нуля, второй вход кото- рого соединен со старшим разрядом третьего распределителя импульсов, выход дешифратора нуля соединен с вторым входом седьмого элемента ИЛИ, выход шестого элемента РШИ сое- динен с тактовым входом КЗ-триггера, прямой и инверсный вьгход1л которого соединены с вторыми входами первой и второй групп первого элемента

И, - j е-fO 15

25

20-З354045 5055 2И-2ИЛИ блока формирования приращений, выход восьмого элемента ИЛИ соединен с входами разрешения записи триггеров J-X разрядов блока формирования младших разрядов частного (где ,2,..,n), первый информационный вход которого соединен с j-м разрядом регистра накопления, причем прямой выход триггера i-ro разряда блока формирования младших разрядов частного соединен с первыми входами первой группы второго и третьего элементов 2И-2ИЛИ и с вторым входом первой группы первого элемента 2И-2ИЛИ, инверсый выход i-ro триггера соединен с первыми входами второй группы второго и третьего элементов 2И-2ИЛИ и с вторым входом второй группы первого элемента 2И-2ИЛИ,пер- вьм вход элемента ИЛИ соединен с вторым входом первой группы второго элемента 2И-2ИЛИ, второй вход второй группы которого соединен с вторым входом элемента ИЛИ, выход которого соединен с входом первого элемента НЕ, с вторым входом второй группы третьего элемента 2И-2ИЛИ и с первым входом элемента .Из второй вход которого соединен с выходом второго элемента 2И-2ИЛИ, выход первого элемента НЕ соединен с вторым входом первой группы третьего элемента 2И- 211ЛИ, которого соединен с вторым информационным входом триггера, элемента И является выходом переноса в (i+) разряд и соединен с входом второго элемента НЕ,,выход ко- торого является инверсным выходом переноса в (i+1) разряд, причем вто рой вход первой группы первого элемента соединен с первым входом второй группы третьего элемента 2И-2ИЛИ, второй вход которого соединен с первыми входами второй группы первого и второго элементов 2И-2ИПИ, второй вход второй группы первого элемента 2И-214ПИ соединен с вторым входом второй группы второго элемента 2И-2ИЛИ, выход первого элемента 2И-2ИЛИ соединен с входом первого элемента НЕ и с вторым входом первой группы третьего элемента 2И- 21-ШИ, третий вход первой группы которого соединен с первым входом первой группы второго элемента 2И-2ИЛ1 1 и с входом второго элемента НЕ, выход которого соединен с третьими входами первой и второй групп соответственно третьего и второго элемен17129030218

тов 2И-2Ш1И , выход первого эле-входом первой группы второго элемента НЕ соединен с третьиммента 2И-2ИЛИ,

Изобретение относится к вычислительной технике, в частности к быстродействующим ЭВМ. Целью изобретения является увеличение быстродействия устройства. Изобретение содержит блок 6 формирования частичных произведений, блок 7 вычисления обратной величины, регистр-делитель 1, блок 2 формирования младших разрядов частного, регистр 3 накопления, сумматор 4 частичных произведений и блок 5 управления. Для достижения цели в состав устройства включены триггер 8.знака погрешности и блок 9 формирования приращений. Их включение позволяет при выполнении деления со- кратитЪ время вычисления вспомогательных величин и избавиться от дополнительных циклов сложения. 5 ил.

10

ЖЖЖ

ЛЖА

nfl

г

у 15

U/gx

КГА ЖТ

Фи2.5