Триггерный логический элемент НЕ на полевых транзисторах Российский патент 2019 года по МПК H03K19/00 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен инвертор [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. – М.: Высшая школа, 2004, стр. 612, рис. 8.16 а], содержащий два полевых транзистора с индуцированными каналами р-типа, два полевых транзистора с индуцированными каналами n-типа и источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток нагрузки определяется двумя последовательно соединенными полевыми транзисторами с индуцированными каналами р-типа. Поэтому силу электрического тока нагрузки определяет сила электрического тока по сути одного транзистора. Если бы сила электрического тока нагрузки равнялась сумме силы токов двух транзисторов, то это привело бы к увеличению максимальной силы тока внешней нагрузки и в результате к повышению нагрузочной способности.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа инвертор [Манаев Е.И. Основы радиоэлектроники. – М.: Радио и связь, 1985, стр. 347, рис. 14.29], содержащий один полевой транзистор с индуцированным каналом p-типа, один полевой транзистор с индуцированным каналом n-типа и источник постоянного напряжения.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного транзистора формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это привело бы к увеличению максимальной силы тока внешней нагрузки и в результате к повышению нагрузочной способности.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента НЕ на полевых транзисторах.

Это достигается тем, что в триггерный логический элемент НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, первый полевой транзистор с индуцированным каналом n-типа, исток и подложка которого заземлены, а вывод затвора образует вход логического элемента относительно «земли», и второй полевой транзистор с индуцированным каналом p-типа, подложка которого соединена с его истоком, введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом n-типа, последовательно между собой включены первый дополнительный резистор, второй полевой транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу источника питающего постоянного напряжения, общий вывод этого резистора, истока и подложки второго полевого транзистора соединен со стоком первого полевого транзистора, последовательно между собой включены третий дополнительный резистор, дополнительный полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, общий вывод третьего дополнительного резистора и стока дополнительного полевого транзистора соединен с затвором второго полевого транзистора, подложка дополнительного полевого транзистора подключена к общему выводу четвертого дополнительного резистора и истока дополнительного полевого транзистора, затвор последнего транзистора соединен с общим выводом второго дополнительного резистора и стока второго полевого транзистора, свободный вывод четвертого дополнительного резистора подключен к свободному выводу второго дополнительного резистора и их общий вывод образует выход логического элемента относительно «земли», пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, затвора второго полевого транзистора и стока дополнительного плевого транзистора.

Сущность изобретения поясняется чертежом (фиг.1), на (фиг.2) отображается работа логического элемента НЕ, где N – номер строки по порядку, х – условное отображение входного сигнала и y – условное отображение выходного сигнала.

Первая строка табл. соответствует тому, что на входе х имеется уровень логического нуля (низкий уровень напряжения).

В триггерном логическом элементе не на полевых транзисторах общая шина (минусовой вывод) источника 1 питающего постоянного напряжения заземлена, выход его соединен с одним из выводов резистора 2, а свободный вывод последнего – со стоком полевого транзистора 3 с индуцированным каналом n-типа. Вывод затвора этого транзистора образует вход логического элемента относительно «земли». Исток и подложка транзистора 3 заземлены. Последовательно между собой включены полевой транзистор 4 с индуцированным каналом p-типа и резистор 5. Исток и подложка транзистора 4 соединены с общим выводом резистора 2 и стока полевого транзистора 3. Также последовательно между собой включены резистор 6, полевой транзистор 7 и резистор 8. Свободный вывод резистора 6 подключен к общему выводу резистора 2 и источника 1 питающего постоянного напряжения. Общий вывод резистора 6 и стока транзистора 7 соединен с затвором полевого транзистора 4. Затвор транзистора 7 подключен к общему выводу резистора 5 и стока полевого транзистора 4, а подложка транзистора 7 соединена с общим выводом истока этого транзистора и резистора 8. Свободный вывод последнего резистора соединен со свободным выводом резистора 5 и их общий вывод образует выход логического элемента относительно «земли». Резистор 9 включен между «землей» и общим выводом резистора 6, затвора транзистора 4 и стока транзистора 7. Для наглядности на фиг.1 пунктирными линиями показан подключение внешней нагрузки R_н. Часть схемы на транзисторах 4, 7 и резисторах 2, 5, 6 и 8 является триггером на полевых транзисторах противоположного типа проводимости.

Триггерный логический элемент НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень – уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).

Он не превышает порогового напряжения полевого транзистора 3, этот транзистор не проводит электрический ток и не влияет на состояние триггера на транзисторах 4, 7 противоположного типа проводимости. Первое (условно) состояние этого триггера соответствует закрытому состоянию обоих транзисторов и нулевые значениям силы электрического тока через резисторы 2, 5, 6 и 8. Такой ток определяет нулевые значения напряжения в том числе на резисторах 5, 6. Эти напряжения приложены к затворам транзисторов 4 и 7, меньше по абсолютной величине пороговых напряжений этих транзисторов и поддерживают их в закрытом состоянии. Во втором (условно) состоянии транзисторы 4, 7 триггера открыты, их электрические токи создают в том числе на резисторах 5, 6 значения напряжений по абсолютной величине превышающие пороговые напряжения и тем самым поддерживают их в открытом состоянии. Обсуждаемый триггер переходит из первого состояния во второе и наоборот, если значения управляющих напряжений превысят пороговое напряжение триггера на транзисторах 4 и 7. Значение сопротивления резистора 9 может обеспечить на резисторе 6 значение напряжения по абсолютной величине превышающее пороговое напряжение триггера и обеспечивать его второе состояние. Тогда транзисторы 4 и 7 открыты, что обеспечивает на выходе логического элемента и на внешней нагрузке R_н уровень логической единицы (высокий уровень напряжения).

В соответствии со второй строкой табл. на вход х поступает высокий уровень напряжения. Он обеспечивает в транзисторе 3 повышенную силу электрического тока, которая создает на резисторе 2 повышенное значение напряжения превышающее по абсолютной величине порог срабатывания триггера на транзисторах 4, 7 с учетом напряжения на резисторе 6 первое состояние. Тогда нулевые значения силы токов транзисторов 4, 7 создают на выходе логического элемента НЕ и на его внешней нагрузке R_н напряжение уровня логического нуля (низкий уровень напряжения).

Таким образом, в триггерном логическом элементе НЕ на полевых транзисторах сила электрического тока внешней нагрузки равна сумме силы токов не одного, а двух транзисторов, что повышает его нагрузочную способность.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Технический результат: повышение нагрузочной способности триггерного логического элемента НЕ на полевых транзисторах. Это достигается тем, что в триггерный логический элемент НЕ на полевых транзистора введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом n-типа, общий вывод первого дополнительного резистора, истока и подложки второго полевого транзистора соединен со стоком первого полевого транзистора, общий вывод третьего дополнительного резистора и стока дополнительного полевого транзистора соединен с затвором второго полевого транзистора, затвор последнего транзистора соединен с общим выводом второго дополнительного резистора и стока второго полевого транзистора, свободный вывод четвертого дополнительного резистора подключен к свободному выводу второго дополнительного резистора и их общий вывод образует выход логического элемента относительно «земли», пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, затвора второго полевого транзистора и стока дополнительного плевого транзистора. 2 ил.

Триггерный логический элемент НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, первый полевой транзистор с индуцированным каналом n-типа, исток и подложка которого заземлены, а вывод затвора образует вход логического элемента относительно «земли», и второй полевой транзистор с индуцированным каналом p-типа, подложка которого соединена с его истоком, отличающийся тем, что в него введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом n-типа, последовательно между собой включены первый дополнительный резистор, второй полевой транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу источника питающего постоянного напряжения, общий вывод этого резистора, истока и подложки второго полевого транзистора соединен со стоком первого полевого транзистора, последовательно между собой включены третий дополнительный резистор, дополнительный полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, общий вывод третьего дополнительного резистора и стока дополнительного полевого транзистора соединен с затвором второго полевого транзистора, подложка дополнительного полевого транзистора подключена к общему выводу четвертого дополнительного резистора и истока дополнительного полевого транзистора, затвор последнего транзистора соединен с общим выводом второго дополнительного резистора и стока второго полевого транзистора, свободный вывод четвертого дополнительного резистора подключен к свободному выводу второго дополнительного резистора и их общий вывод образует выход логического элемента относительно «земли», пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, затвора второго полевого транзистора и стока дополнительного плевого транзистора.