Триггерный логический элемент И-НЕ на полевых транзисторах Российский патент 2024 года по МПК H03K19/20 H03K19/94 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен логический элемент И-НЕ на полевых транзисторах [Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987, стр. 207, рис. 2.10, а], содержащий четыре полевых транзистора: два транзистора с индуцированными каналами n-типа, два транзистора с индуцированными каналами р-типа, а также источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки в итоге (в эквиваленте) определяется силой электрического тока только одного транзистора. Электрический ток внешней нагрузки здесь определяется транзисторами с индуцированными каналами р-типа, а эти два транзистора включены между собой последовательно, поэтому сила тока нагрузки по существу определяется силой тока одного транзистора. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.

Наиболее близким по технической сущности является выбранный в качестве прототипа логический элемент ИЛИ-НЕ на полевых транзисторах [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 610, рис. 8.14 в], содержащий шесть полевых транзисторов: ярусно включенных три транзистора с индуцированными каналами р-типа и параллельно включенных три транзистора с индуцированными каналами n-типа, а также источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой тока одного полевого транзистора. В ярусной части схемы полевые транзисторы включены последовательно, тогда сила электрического тока одного транзистора равна силе электрического тока всех других транзисторов в этом ярусном включении, а эквивалентная сила электрического тока по существу равна силе электрического тока одного транзистора. И этот ток замыкается на внешнюю нагрузку. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы токов двух или более транзисторов, то это повысило бы нагрузочною способность логического элемента.

Задача, на решение которой направлены изобретения, состоит в повышении нагрузочной способности триггерного логического элемента И-НЕ на полевых транзисторах.

Это достигается тем, что в триггерный логический элемент И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый и второй полевые транзисторы с индуцированными каналами n-типа, истоки и подложки которых образуют общий вывод, третий полевой транзистор тоже с индуцированным каналом n-типа, подложка которого подключена к его истоку, а сток соединен со стоком второго полевого транзистора, четвертый полевой транзистор с индуцированным каналом p-типа, подложка которого подсоединена к его истоку, введены два дополнительных полевых транзистора с индуцированными каналами n-типа, шесть резисторов, источник опорного постоянного напряжения и изменено включение элементов, последовательно между собой включены первый и второй дополнительные полевые транзисторы затворы которых образуют относительно "земли" первый и второй входы логического элемента, сток первого дополнительного полевого транзистора подсоединен к выходу (плюсовой вывод) источника питающего постоянного напряжения, подложка первого дополнительного полевого транзистора подключена к его истоку и их общий вывод соединен со стоком второго дополнительного полевого транзистора, подложка последнего полевого транзистора подключена к его истоку и их общий вывод соединен с одним из выводов первого резистора, другой его вывод заземлен, второй резистор включен между стоком первого полевого транзистора и общим выводом выхода источника питающего постоянного напряжения и стока первого дополнительного полевого транзистора, третий резистор включен между "землей" и общим выводом истоков и подложек первого и второго полевых транзисторов, затвор первого полевого транзистора подсоединен к общему выводу первого резистора, истока и подложки второго дополнительного полевого транзистора, четвертый резистор включен между стоком второго полевого транзистора и общим выводом второго резистора, стока первого дополнительного полевого транзистора и выхода источника питающего постоянного напряжения, плюсовой вывод источника опорного постоянного напряжения подключен к затвору второго полевого транзистора, минусовой вывод этого источника заземлен, пятый резистор включен между общим выводом истока и подложки третьего полевого транзистора и выводом выхода относительно "земли" логического элемента, общий вывод истока и подложки четвертого полевого транзистора подсоединен к общему выводу второго резистора и стока первого полевого транзистора, затвор четвертого полевого транзистора подключен к общему выводу четвертого резистора, стоков второго и третьего полевых транзисторов, сток четвертого полевого транзистора соединен с затвором третьего полевого транзистора и их общий вывод соединен с одним из выводов шестого резистора, другой вывод этого резистора подключен к общему выводу пятого резистора и выхода логического элемента.

Сущность изобретения поясняется схемой триггерного логического элемента И-НЕ на полевых транзисторах (фиг. 1) и таблицей истинности (фиг. 2).

В триггерном логическом элементе И-НЕ на полевых транзисторах вывод отрицательной полярности источника 1 питающего постоянного напряжения соединен с общей шиной и заземлен. Последовательно между собой включены полевые транзисторы 2 и 3 с индуцированными каналами n-типа. Сток полевого транзистора 2 подсоединен к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Затворы полевых транзисторов 2,3 образуют относительно "земли" два входа х₁ и х₂ логического элемента. Подложка полевого транзистора 2 подключена к его истоку и их общий вывод соединен со стоком полевого транзистора 3. Подложка этого последнего полевого транзистора подключена к его истоку и их общий вывод соединен с одним из выводов резистора 4, другой вывод этого резистора заземлен.

Последовательно включены резистор 5, полевой транзистор 6 с индуцированным каналом n-типа и резистор 7. Свободный вывод резистора 5 подсоединён к общему выводу стока полевого транзистора 2 и выхода источника 1 питающего постоянного напряжения. Затвор полевого транзистора 6 подключен к общему выводу резистора 4, истока и подложки полевого транзистора 3. Подложка полевого транзистора 6 подсоединена к его истоку, и их общий вывод соединен с одним из выводов резистора 7, другой вывод этого последнего резистора заземлен.

Последовательно включены резистор 8 и полевой транзистор 9 с индуцированным каналом n-типа. Свободный вывод резистора 8 подсоединен к общему выводу резистора 5, стока полевого транзистора 2 и выхода источника 1 питающего постоянного напряжения. Положка полевого транзистора 9 подключена к его истоку и их общий вывод соединен с общим выводом резистора 7, истока и подложки полевого транзистора 6. Затвор полевого транзистора 9 подключен к выходу (положительный вывод) источника 10 опорного постоянного напряжения, минусовой вывод этого источника заземлен.

Последовательно включены полевой транзистор 11 с индуцированным каналом n-типа и резистор 12. Сток полевого транзистора 11 подсоединен к общему выводу резистора 8 и стока полевого транзистора 9. Подложка полевого транзистора 11 подключена к общему выводу резистора 12 и истока транзистора 11. Свободный вывод резистора 12 образует относительно "земли" вывод выхода у логического элемента.

Последовательно включены полевой транзистор 13 с индуцированным каналом р-типа и резистор 14. Подложка полевого транзистора 13 подсоединена к его истоку и их общий вывод подключен к общему выводу резистора 5 и стока полевого транзистора 6. Затвор полевого транзистора 13 соединен с общим выводом резистора 8 и стоков полевых транзисторов 9 и 11. Общий вывод резистора 14 и стока полевого транзистора 13 подсоединен к затвору полевого транзистора 11. Свободный вывод резистора 14 подключен к общему выводу резистора 12 и вывода выхода у логического элемента.

На фиг. 1 часть схемы на транзисторах 11 и 13 является триггером на транзисторах противоположного типа проводимости, а часть схемы на транзисторах 6 и 9 представляет собой переключатель тока. Резисторы 5 и 8 входят и в состав переключателя тока, и в состав триггера на транзисторах противоположного типа проводимости. На фиг. 1 также приведен пунктирными линиями резистор R_н, условно отображающий внешнюю нагрузку логического элемента.

Триггерный логический элемент И-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).

Триггер на полевых транзисторах 11, 13 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба полевых транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 8 и 14 нулевые значения напряжения. Они прикладываются к затворам транзисторов 11, 13 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии полевые транзисторы 11 и 13 открыты, их электрические токи создают напряжения в том числе на резисторах 8 и 14 по абсолютной величине и по значениям больше пороговых напряжений полевых транзисторов и поддерживают транзисторы 11, 13 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по споим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.

Работа логического элемента И-НЕ на полевых транзисторах отражается таблицей истинности (фиг. 2), где х₁ и х₂ - условное отображение входных сигналов, у - условное отображение сигнала па выходе логического элемента и N - номер строки по порядку. В соответствии с первыми тремя строками таблицы истинности на один или оба входа х₁, и х₂ логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние транзисторов 2 и 3 находятся в районе их пороговых напряжений или закрыты. Тогда значение силы электрического тока через резистор 4 в районе нуля, на затвор полевого транзистора 6 поступает напряжение уровня логического нуля и этот транзистор закрыт или его состояние в районе порогового напряжения. Значение падения напряжения на резисторе 5 настолько мало, что не влияет на состояние триггера на полевых транзисторах 11, 13 противоположного типа проводимости. Значение напряжения источника 10 опорного постоянного напряжения должно быть таким, чтобы падение напряжение на резисторе 8 поддерживало триггер на транзисторах противоположного типа проводимости во втором состоянии. Падение напряжения на резисторе 8 минусом приложено к затвору полевого транзистора 13, а плюсом через резистор 5 к истоку этого транзистора. По полярности и по значению напряжение на резисторе 8 поддерживает полевой транзистор 13 в открытом состоянии, а триггер на транзисторах противоположного типа проводимости во втором состоянии. Сила электрических токов полевых транзисторов 11, 13 триггера на транзисторах противоположного типа проводимости во втором состоянии обеспечивают напряжение на выходе у логического элемента уровня логической единицы (фиг.2).

В соответствии с 4 строкой таблицы истинности (фиг. 2) оба входа х₁, х₂ поступают напряжения уровня логической единицы. Оба последовательно включенных полевых транзистора 2,3 открыты, напряжение на резисторе 4 и на затворе полевого транзистора 6 обеспечивают силу электрического тока этого полевого транзистора и падение напряжения на резисторе 5 достаточное для обеспечения закрытого состояния полевого транзистора 13 или его состояние в районе порогового напряжения и первое состояние триггера на транзисторах противоположного типа проводимости. Падение напряжения на резисторе 5 минусом приложено к истоку полевого транзистора 13 с индуцированным каналом р-типа, а плюсом через резистор 8 к затвору этого транзистора и этим обеспечивается первое состояние триггера на транзисторах противоположного типа проводимости. Тогда сила электрических токов транзисторов 11, 13 этого триггера близка к нулю и обеспечивает на внешней нагрузке R_н и на выходе у логического элемента напряжение уровня логического нуля (фиг.2). Возросшая сила тока полевого транзистора 6 повышает напряжение на резисторе 7, тогда уменьшается напряжение затвор исток полевого транзистора 9, его состояние приближается к пороговому, сила электрического тока полевого транзистора 9 весьма мала и мало ее влияние через резистор 8 на состояние триггера на транзисторах противоположного типа проводимости. В итоге приведенное последнее положение не изменяет приведенное перед этим состояние схемы и выходное напряжение логического элемента.

При переходе от уровня логического нуля одного или двух входных х₁, х₂ сигналов (первые три строки 1-3 таблицы истинности) к уровню логической единицы обоих входных сигналов (4-я строка таблицы истинности) в переключателе тока возрастает сила электрического тока полевого транзистора 6 в резисторе 7 и уменьшается в этом резисторе сила электрического тока полевого транзистора 9. При переходе от уровня логической единицы двух входных х1, х2 сигналов к уровню логического нуля одного или двух входных х1, х2 сигналов в переключателе тока уменьшается сила электрического тока полевого транзистора 6 в резисторе 7 и увеличивается в этом резисторе сила электрического тока полевого транзистора 9. Известно, что переключатели тока имеют повышенное быстродействие [Гольденберг Л.М. Импульсные устройства, М.: Радио и связь, 1981, стр.57, в разделе "Динамические характеристики", абзацы 1,2,…6].

Таким образом, в триггерном логическом элементе И-НЕ сила электрического тока внешней нагрузки и на выходе у логического элемента равна сумме силы токов двух полевых транзисторов 11 и 13, что повышает нагрузочную способность этого логического элемента. В приведенных прототипе и аналоге сила электрического тока нагрузки равна силе тока одного полевого транзистора.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах. Техническим результатом изобретения является повышение нагрузочной способности триггерного логического элемента И-НЕ на полевых транзисторах. Триггерный логический элемент И-НЕ на полевых транзисторах содержит источник питающего постоянного напряжения, три полевых транзистора с индуцированными каналами n-типа, полевой транзистор с индуцированным каналом р-типа и дополнительно два дополнительных полевых транзистора с индуцированными каналами n-типа, шесть резисторов и источник опорного постоянного напряжения, а также связи между ними. В триггерном логическом элементе И-НЕ на полевых транзисторах сила электрического тока внешней нагрузки и на выходе у логического элемента равна сумме силы токов двух полевых транзисторов (11) и (13), что повышает нагрузочную способность этого логического элемента. 2 ил.

Триггерный логический элемент И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый и второй полевые транзисторы с индуцированными каналами n-типа, истоки и подложки которых образуют общий вывод, третий полевой транзистор тоже с индуцированным каналом n-типа, подложка которого подключена к его истоку, а сток соединен со стоком второго полевого транзистора, четвертый полевой транзистор с индуцированным каналом р-типа, подложка которого подсоединена к его истоку, отличающийся тем, что в него введены два дополнительных полевых транзистора с индуцированными каналами n-типа, шесть резисторов, источник опорного постоянного напряжения, последовательно между собой включены первый и второй дополнительные полевые транзисторы, затворы которых образуют относительно "земли" первый и второй входы логического элемента, сток первого дополнительного полевого транзистора подсоединен к выходу (плюсовой вывод) источника питающего постоянного напряжения, подложка первого дополнительного полевого транзистора подключена к его истоку и их общий вывод соединен со стоком второго дополнительного полевого транзистора, подложка последнего полевого транзистора подключена к его истоку и их общий вывод соединен с одним из выводов первого резистора, другой его вывод заземлен, второй резистор включен между стоком первого полевого транзистора и общим выводом выхода источника питающего постоянного напряжения и стока первого дополнительного полевого транзистора, третий резистор включен между "землей" и общим выводом истоков и подложек первого и второго полевых транзисторов, затвор первого полевого транзистора подсоединен к общему выводу первого резистора, истока и подложки второго дополнительного полевого транзистора, четвертый резистор включен между стоком второго полевого транзистора и общим выводом второго резистора, стока первого дополнительного полевого транзистора и выхода источника питающего постоянного напряжения, плюсовой вывод источника опорного постоянного напряжения подключен к затвору второго полевого транзистора, минусовой вывод этого источника заземлен, пятый резистор включен между общим выводом истока и подложки третьего полевого транзистора и выводом выхода относительно "земли" логического элемента, общий вывод истока и подложки четвертого полевого транзистора подсоединен к общему выводу второго резистора и стока первого полевого транзистора, затвор четвертого полевого транзистора подключен к общему выводу четвертого резистора, стоков второго и третьего полевых транзисторов, сток четвертого полевого транзистора соединен с затвором третьего полевого транзистора и их общий вывод соединен с одним из выводов шестого резистора, другой вывод этого резистора подключен к общему выводу пятого резистора и выхода логического элемента.