ЦИФРОВОЕ ПЯТИКАНАЛЬНОЕ РЕЛЕ С ФУНКЦИЕЙ РЕКОНСТРУКТИВНОЙ ДИАГНОСТИКИ Российский патент 2019 года по МПК G01P3/54 

Изобретение относится к средствам автоматизации и может быть использовано в частности в системах управления электроагрегатов генераторных с приводом от двигателя внутреннего сгорания.

Известны аналоговые реле различного типа, содержащие измерительный преобразователь и выходной каскад, использующие различные способы измерения контролируемой физической величины /1, 2/.

Их недостатками являются ограниченные функциональные возможности в частности достоверность выходной информации и точность настройки.

Известен цифровой измеритель скорости вращения содержащий импульсный датчик, генератор эталонной частоты, счетчик импульсов, элемент задержки и электронные ключи /3/. Он обеспечивает удовлетворительную точность.

Его недостатком являются невысокие функциональные возможности, заключающиеся в наличии лишь одного выходного канала и невысокая достоверность выходной информации.

Известно реле частоты вращения с трехканальным выходом по числу уставок, содержащее формирователь коротких импульсов, преобразователь частоты в постоянное напряжение, три пороговых устройства с задатчиками уставок, шесть индикаторов состояния и выходное устройство с тремя каскадами /4/. Наличие трех выходных каналов расширяет возможности РЧВ.

Однако возможные сбои в измерительной части и в выходных каналах при отсутствии самодиагностики отражаются на достоверности выходной информации РЧВ и могут привести к сбою в работе системы управления.

Наиболее близким к изобретению по технической сущности является цифровое четырехканальное реле с функцией реконструктивной диагностики, содержащее четыре приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и вторым входом седьмого логического элемента ИЛИ, третий вход - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, второй вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И. /5/.

Однако это реле имеет возможность контроля лишь четырех каналов информации.

Цель изобретения - расширение функциональных возможностей путем увеличения числа контролируемых каналов выходной информации.

Цель изобретения достигается тем, что цифровое пятиканальное реле с функцией реконструктивной диагностики, содержащее пять приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, третий и восьмой входы - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, третий вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И, отличающееся тем, что с целью расширения функциональных возможностей снабжено пятым приемным реле, девятым логическим элементом НЕ, девятым и десятым формирователем коротких импульсов, одиннадцатым и двенадцатым логическим элементом ИЛИ, пятым индикатором состояния, вход которого подключен к выходу одиннадцатого логического элемента ИЛИ, первый вход которого связан с семнадцатым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, второй вход - с десятым входом четвертого логического элемента ИЛИ, восемнадцатым выходом дешифратора и восьмым входом первого логического элемента ИЛИ, третий вход - с шестым входом девятого логического элемента ИЛИ, двадцатым входом дешифратора и девятым входом первого логического элемента ИЛИ, четвертый вход - с девятым входом десятого логического элемента ИЛИ, двадцать четвертым выходом дешифратора и десятым входом первого логического элемента ИЛИ, пятый вход - с вторым входом третьего логического элемента ИЛИ и девятнадцатым выходом дешифратора, шестнадцатый выход которого подключен к седьмому входу первого логического элемента ИЛИ и восьмому входу второго логического элемента ИЛИ, двадцать первый выход - к шестому входу десятого логического элемента ИЛИ, второму входу двенадцатого логического элемента ИЛИ и седьмому входу четвертого логического элемента ИЛИ, двадцать второй выход - к девятому входу второго логического элемента ИЛИ, третьему входу двенадцатого логического элемента ИЛИ и седьмому входу десятого логического элемента ИЛИ, двадцать третий выход - к пятому входу десятого логического элемента ИЛИ и четвертому входу двенадцатого логического элемента ИЛИ, двадцать пятый выход - к пятому входу двенадцатого логического элемента ИЛИ, восьмому входу четвертого логического элемента ИЛИ и пятому входу девятого логического элемента ИЛИ, двадцать шестой выход - к седьмому входу девятого логического элемента ИЛИ, десятому входу второго логического элемента ИЛИ и шестому входу двенадцатого логического элемента ИЛИ, двадцать седьмой выход - к восьмому входу девятого логического элемента ИЛИ и седьмым входом двенадцатого логического элемента ИЛИ, двадцать восьмой выход - к шестому входу девятого логического элемента ИЛИ, седьмому входу второго логического элемента ИЛИ и восьмому входу двенадцатого логического элемента ИЛИ, двадцать девятый выход - к девятому входу четвертого логического элемента ИЛИ и девятому входу двенадцатого логического элемента ИЛИ, тридцатый выход - к шестому входу второго логического элемента ИЛИ и десятому входу двенадцатого логического элемента ИЛИ, тридцать первый выход - к первому входу двенадцатого логического элемента ИЛИ, выход которого соединен с входом пятого адреса блока памяти, а пятый вход дешифратора связан с входом девятого логического элемента НЕ, связанного выходом с входом десятого формирователя коротких импульсов, выход которого соединен с девятым входом шестого логического элемента ИЛИ, подключенного десятым входом к выходу девятого формирователя коротких импульсов, вход которого связан с входом девятого логического элемента НЕ, выходом пятого приемного реле и пятым разрядом входа первого регистра памяти, пятый разряд выхода которого подключен к пятому разряду входа второго регистра памяти.

Пятое приемное реле и его связи обеспечивают контроль пятой уставки контролируемой величины. Девятый логический элемент НЕ, девятый и десятый формирователи коротких импульсов и их связи устанавливают моменты изменения состояния пятого канала. Одиннадцатый логический элемент ИЛИ, пятый индикатор состояния и их связи обеспечивают выдачу информации о сбое пятого канала. Двенадцатый логический элемент ИЛИ и его связи участвуют в формировании скорректированного кода.

На фиг. 1 представлена схема цифрового пятиканального реле с функцией реконструктивной диагностики, на фиг. 2 - эпюры сигналов на основных элементах устройства.

Реле (фиг. 1) включает первый 1, второй 2, третий 3 и четвертый 4 приемные реле (датчики) соответствующих уставок, дешифратор 5, первый 6, второй 7, третий 8, четвертый 9, пятый 10, шестой 11, седьмой 12, восьмой 13, девятый 14 и десятый 15 логические элементы ИЛИ, первый 16, второй 17, третий 18, четвертый 19, пятый 20 и шестой 21 логические элементы И, первый 22, второй 23, третий 24, четвертый 25, пятый 26, шестой 27, седьмой 28 и восьмой 29 логические элементы НЕ, элемент задержки 30, первый 31, второй 32, третий 33, четвертый 34, пятый 35, шестой 36, седьмой 37 и восьмой 38 формирователи коротких импульсов, первый 39 и второй 40 регистры памяти, блок памяти 41, первый 42, второй 43, третий 44 и четвертый 45 индикаторы сбоя соответствующих каналов и шину СБРОС 46, пятое приемное реле (датчик) 47, девятый логический элемент НЕ 48, девятый 49 и десятый 50 формирователи коротких импульсов, одиннадцатый 51 и двенадцатый 52 логические элементы ИЛИ, пятый 53 индикатор сбоя канала.

Реле работает следующим образом. Датчики 1, 2, 3, 4 и 47 настроены на параметры срабатывания соответственно U₁, U₂, U₃, U₄ и U₅, причем U₅>U₄>U₃>U₂>U₁ (фиг. 2). По мере возрастания контролируемой величины u(t) в момент времени t₁ (фиг. 2) срабатывает датчик 1 и на его выходе появляется сигнал X1. На входе дешифратора 5 устанавливается код К₅^(вх)=00001₂=1₁₀. На первом выходе дешифратора 5 появляется сигнал, который через элемент ИЛИ 12 поступает на вход первого адреса блока памяти 41, по которому записан код 00001₂. В результате появляется сигнал u(t)>U₁ на первом выходе блока памяти 41 (код К_САУ=00001₂), который поступает в систему автоматического управления (САУ).

В момент времени t₂ (фиг. 2) срабатывает датчик 2 и на его выходе появляется сигнал Х2. На входе дешифратора 5 устанавливается код К₅^(вх)=00011₂=3₁₀ и появляется сигнал на третьем его выходе, который через элемент ИЛИ 8 подается на вход второго адреса блока памяти 41, по которому записан код 00011₂. При этом в САУ с выхода блока памяти 41 поступают два сигнала u(t)>U₁ и u(t)>U₂ (код К_САУ=00011₂).

В момент времени t₃ (фиг. 2) появляется сигнал Х₃ на выходе датчика 3. На вход дешифратора 5 подается код К₅^(вх)=00111₂=7₁₀. На седьмом выходе дешифратора 5 появляется сигнал, поступающий через элемент ИЛИ 13 на вход третьего адреса блока памяти 41, по которому записан код 00111₂. При этом в САУ с выхода блока памяти 41 поступают три сигнала u(t)>U₁, u(t)>U₂ и u(t)>U₃ (код К_САУ=00111₂).

При дальнейшем возрастании контролируемой величины u(t) в момент времени t₄ (фиг. 2) срабатывает датчик 4 и на его выходе появляется сигнал Х4. На входе дешифратора 5 формируется код К₅^(вх)=01111₂=15₁₀. Появляется сигнал на пятнадцатом выходе дешифратора 5, который через элемент ИЛИ 10 проходит на вход четвертого адреса блока памяти 41, по которому записан код 01111₂. С выхода блока памяти 41 в САУ поступают четыре сигнала u(t)>U₁, u(t)>U₂, u(t)>U₃ и u(t)>U₄ (код К_САУ=01111₂).

По мере роста контролируемой величины в момент времени t₅ (фиг. 2) появляется сигнал Х47 на выходе датчика 47. На вход дешифратора 5 подается код К₅^(вх)=11111₂=31₁₀. На тридцать первом выходе дешифратора 5 появляется сигнал, поступающий через элемент ИЛИ 52 подается на вход пятого адреса блока памяти 41, по которому записан код 11111₂. При этом в САУ с выхода блока памяти 41 поступают пять сигналов u(t)>U₁, u(t)>U₂, u(t)>U₃, u(t)>U₄ и u(t)>U₅ (код К_САУ=1111₂).

При уменьшении контролируемой величины u(t) в момент времени t₆ (фиг. 2) исчезает сигнал Х47 на выходе датчик 47 и на входе дешифратора 5 устанавливается код К₅^(вх)=01111₂=15₁₀. По сигналу с пятнадцатого выхода дешифратора 5, проходящему через элемент ИЛИ 10 на вход четвертого адреса на выходе блока памяти 41 появляются четыре сигнала u(t)>U₁, u(t)>U₂, u(t)>U₃ и u(t)>U₄ (код К_САУ=01111₂), поступающие в САУ.

В момент времени t₇ (фиг. 2) исчезает сигнал Х4 на выходе датчик 4 и на входе дешифратора 5 устанавливается код К₅^(вх)=00111₂=7₁₀. По сигналу с седьмого выхода дешифратора 5 в САУ с выхода блока памяти 41 подаются три сигнала u(t)>U₁, u(t)>U₂ и u(t)>U₃ (код К_САУ=00111₂).

В момент времени t₈ (фиг. 2) исчезает сигнал Х3 на выходе датчик 3 и устанавливается код К₅^(вх)=00011₂=3₁₀ на входе дешифратора 5. При этом с выхода блока памяти 41 подаются в САУ два сигнала u(t)>U₁ и u(t)>U₂ (код К_САУ=00011₂).

Последующее уменьшение контролируемой величины u(t) приводит к исчезновению сигнала Х2 на выходе датчика 2 в момент времени t₉ (фиг. 2) и установки кода К₅^(вх)=00001₂=1₁₀ на входе дешифратора 5. В САУ с выхода блока памяти 41 подается один сигнал u(t)>U₁ (код К_САУ=00001₂).

В момент времени t₁₀ (фиг. 2) исчезает сигнал X1 на выходе датчика 1 и устанавливается код К₅^(вх)=00000₂=0₁₀ на входе дешифратора 5. С нулевого выхода дешифратора 5 через элемент ИЛИ 6 подается сигнал на вход нулевого адреса блока памяти 41, по которому записан код 00000₂. При этом с выхода блока памяти 41 сигналы в САУ не подаются (код К_САУ=00000₂).

Таким образом при монотонном возрастании контролируемой величины u(t) наблюдается следующая последовательность появления кодов К₅^(вх) на входе дешифратора 5 и выходе блока 41 памяти: 00000₂, 00001₂, 00011₂, 00111₂, 01111₂, 11111₂ а при монотонном убывании - 11111₂, 01111₂, 00111₂, 00011₂, 00001₂, 00000₂. Эта естественная последовательность кодов указывает на исправность каналов уставок. При этом код К_САУ на выходе блока 41 памяти совпадает с входным кодом К₅^(вх) дешифратора 5 и поступает в САУ без коррекции.

При возникновении неисправности в каналах уставок на входе дешифратора 5 могут появиться сбойные коды К₅^(вх): 00010₂, 00100₂, 00101₂, 00110₂, 01000₂, 01001₂, 01010₂, 01011₂, 01100₂, 01101₂, 01110₂, 10000₂, 10001₂, 10010₂, 10011₂, 10100₂, 10101₂, 10110₂, 10111₂, 11000₂, 11001₂, 11010₂, 11011₂, 11100₂, 11101₂ и 11110₂ которые требуют коррекции перед передачей в САУ.

Выявление неисправного канала осуществляется путем сравнения текущего и предыдущего кодов на входе дешифратора 5, после чего с выходе блока 41 памяти выдается в САУ откорректированный код К_САУ.

С появлением сигналов X1…Х4 и Х47 на выходе любого датчика 1…4 и 47 по фронту сигналов формирователи 31, 33, 35, 37 и 49 вырабатывают импульсы, которые поступают через элемент ИЛИ 11 и элемент задержки 30 на вход записи регистра памяти 39, в который записывается текущий входной код К₅^(вх) дешифратора 5. При очередном изменении кода К₅^(вх) импульсом с выхода элемента ИЛИ 11 производится перезапись предыдущего кода из регистра памяти 39 в регистр памяти 40. В регистр 39 с задержкой, обеспеченной элементом 30, осуществляется запись очередного текущего кода. Когда исчезают сигналы на выходе датчиков 1…4 и 4/, перезапись кодов в регистры 39 и 40 производится импульсами, сформированными по задним фронтам сигналов X1…Х4 и Х47 формирователями 32, 34, 36, 38 и 50, на которые поступают сигналы с выходов элементов НЕ 24, 25, 26, 27 и 48 соответственно. В результате в любой момент времени и при любом характере изменения контролируемой величины в регистр памяти 39 оказывается записан текущий код, а в регистр 40 - предыдущий код К₅^(вх) с входа дешифратора 5.

Коррекция сбойных кодов осуществляется следующим образом.

Код К₅^(вх)=00010₂ на входе дешифратора 5 может появиться при сбое датчика 1 или 2. При этом появляется сигнал на втором выходе дешифратора 5, который поступает на первые входы логических элементов И 16 и 18. Если до момента изменения кода на выходе датчика 1 присутствовал сигнал, т.е. в предыдущем коде присутствует единица в первом разряде, сигнал с первого выхода регистра 40 поступает на второй вход элемента И 18. Появляется сигнал на выходе элемента И 18, который через элемент ИЛИ 7 поступает на вход индикатора 42, указывающего на сбой в канале первой уставки. Одновременно сигнал с выхода элемента И 18 через элемент ИЛИ 8 поступает на вход второго адреса блока памяти 41 и на его выходах появится скорректированный код 00011₂. Если до момента изменения кода на выходе датчика 1 сигнал отсутствовал, то на второй вход элемента И 16 поступает сигнал с выхода логического элемента НЕ 22. Появляется сигнал на выходе элемента И 16, который через элемент ИЛИ 9 подается на индикатор 43, указывающий на сбой канала второй уставки. Через элемент ИЛИ 6 сигнал с выхода элемента И 16 поступает на вход нулевого адреса блока памяти 41, на выходе которого появится скорректированный код К_САУ=00000₂.

Код К₅^(вх)=00100₂ появляется в случае неисправности канала третий уставки. При этом появляется сигнал на четвертом выходе дешифратора 5, который через элемент ИЛИ 14 проходит на вход индикатора 44, указывающий на сбой канала третий уставки. В то же время через элемент ИЛИ 6 поступает сигнал на вход нулевого адреса блока памяти 41, на выходе которого появляется скорректированный код К_САУ=00000₂.

Код К₅^(вх)=00101₂ возникает при неисправности канала второй уставки. В этой ситуации появляется сигнал на пятом выходе дешифратора 5, который через элемент ИЛИ 9 подается на вход индикатора 43, диагностирующего сбой канала второй уставки. Одновременно через элемент ИЛИ 9 проходит сигнал на вход третьего адреса блока памяти 41, на выходе которого появляется скорректированный код К_САУ=00111₂.

Код К₅^(вх)=00110₂ вызван неисправностью канала первой уставки. В этом случае появляется сигнал на шестом выходе дешифратора 5, поступающий через элемент ИЛИ 7 на вход индикатора 42, указывающий на сбой канала первой уставки. Сигнал с шестого выхода дешифратора 5 также через элемент ИЛИ 13 проходит на вход третьего адреса блока памяти 41, на выходе которого появляется скорректированный код К_САУ=00111₂.

Код К₅^(вх)=01000₂ наблюдается при сбое канала четвертой уставки. При этом появляется сигнал на восьмом выходе дешифратора 5. Этот сигнал через элемент ИЛИ 15 поступает на вход индикатора 45, указывающего на сбой канала четвертой уставки, а через элемент ИЛИ 6 - на вход нулевого адреса блока памяти 41. На его выход подается скорректированный код К_САУ=00000₂.

Код К₅^(вх)=01001₂ появляется в случае сбоя канала четвертой уставки (сбой двух каналов менее вероятен, чем сбой одного канала). В этом случае присутствует сигнал на девятом выходе дешифратора 5 с которого через элемент ИЛИ 15 сигнал проходит на вход индикатора 45, указывающего на сбой четвертого канала. Одновременно через элемент ИЛИ 12 сигнал поступает на вход первого адреса блока памяти 41, и на его выходе появляется скорректированный код К_САУ=00001₂.

Код К₅^(вх)=01010₂ вызван двойной неисправностью первого и третьего канала или неисправностью второго и четвертого канала. В обоих случаях появляется сигнал на десятом выходе дешифратора 5, который поступает на первые входы логических элементов И 17 и И 19.

Если до момента изменения кода на выходах первого 1 и третьего 3 датчика присутствовал сигнал, то с первого и третьего выхода регистра 40 поступают сигналы на второй и третий входы элемента И 19. Сигнал с его выхода через элемент ИЛИ 7 подается на индикатор 42, указывающий на сбой канала первой уставки, а через элемент ИЛИ 14 - на индикатор 44, указывающий на сбой канала третий уставки. Одновременно с выхода элемента И 19 через элемент ИЛИ 10 сигнал поступает на вход четвертого адреса блока памяти 41, на выходе которого появится скорректированный код К_САУ=01111₂.

Если до момента изменения кода на выходах второго 2 и четвертого 4 датчика сигнал отсутствовал, то сигналы низкого уровня со второго и четвертого входа регистра 40 инвертируются элементами НЕ 23 и 28, и на второй и третий входы элемента И 17 поступают сигналы открывающие его. Сигнал с выхода элемента И 17 через элемент ИЛИ 9 включает индикатор 43, показывающий на сбой канала второй уставки, а через элемент ИЛИ 15 - индикатор 45, показывающий на сбой канала четвертой уставки. В то же время сигнал с выхода элемента И 17 через элемент ИЛИ 6 проходит на вход нулевого адреса блока памяти 41, выдающий в САУ скорректированный код К_САУ=00000₂.

Код К₅^(вх)=01011₂ наблюдается при неисправности канала третий уставки. При этом появляется сигнал на одиннадцатом выходе дешифратора 5, который через элемент ИЛИ 14 поступает на вход индикатора 44, указывающего на сбой канала третий уставки. Одновременно через элемент ИЛИ 10 сигнал проходит на вход четвертого адреса блока памяти 41, на выходе которого появляется скорректированный код К_САУ=01111₂.

Код К₅^(вх)=01100₂ может появиться при двойной неисправности каналов первой и второй уставки или при неисправности каналов третий и четвертой уставки. В этих случаях появляется сигнал на двенадцатом выходе дешифратора 5, поступающий на первые входы элементов И 20 и 21.

Если до момента изменения кода на выходах первого 1 и второго 2 датчика присутствовал сигнал, то на второй и третий входы элемента И 20 поступают сигналы, которые открывают элемент И 20. С его выхода через элемент ИЛИ 7 подается сигнал на индикатор 42, сообщающий о сбое канала первой уставки, а через элемент ИЛИ 9 - на индикатор 43, сообщающий о сбое канала второй уставки. В то же время с выхода элемента И 20 через элемент ИЛИ 10 проходит сигнал на вход четвертого адреса блока памяти 41, который выдает скорректированный код К_САУ=01111₂.

Если до момента изменения кода на выходах датчиков 3 и 4 сигнал отсутствовал, то с выхода элементов НЕ 28 и 29 на второй и третий входы элемента И 21 поступают сигналы, которые его открывают. С выхода элемента И 21 проходит сигнал через элемент ИЛИ 14 на индикатор 44, а через элемент ИЛИ 15 на индикатор 45. Индикаторы 44 и 45 указывают на сбои в третьем и четвертом каналах уставок. Одновременно с выхода элемента И 21 через элемент ИЛИ 6 проходит сигнал на вход нулевого адреса блока памяти 41, который подает в САУ скорректированный код К_САУ=0000₂.

Код К₅^(вх)=01101₂ появляется в случае неисправности второго датчика 2. При этом появляется сигнал на тринадцатом выходе дешифратора 5, поступающий через элемент ИЛИ 9 на индикатор 43, указывающий на сбой канала второй уставки, а через элемент ИЛИ 10 сигнал поступает на вход четвертого адреса блока памяти 41, который выдает скорректированный код К_САУ=01111₂.

Код К₅^(вх)=01110₂ наблюдается при неисправности первого датчика 1. Эта ситуация сопровождается появлением сигнала на четырнадцатом выходе дешифратора 5, который через элемент ИЛИ 7 включает индикатор 42, указывающий на сбой канала первой уставки. Одновременно сигнал через элемент ИЛИ 10 поступает на вход четвертого адреса блока памяти 41, который выдает скорректированный код К_САУ=01111₂.

Код К₅^(вх)=10000₂ возникает при сбое первого датчика 1 и сопровождается сигналом на шестнадцатом выходе дешифратора 5. Этот сигнал проходя через элемент ИЛИ 7 включает индикатор 42, который указывает на неисправность канала первой уставки, и через элемент ИЛИ 6, поступая на вход нулевого адреса блока памяти 41 устанавливает скорректированный код К_САУ=00000₂.

Код К₅^(вх)=10001₂ появляется при сбое пятого датчика при этом присутствует сигнал на семнадцатом выходе дешифратора 5. Сигнал с указанного выхода дешифратора через элемент ИЛИ 51 включает индикатор 53 сбоя пятого датчика, и через элемент ИЛИ 12 поступает на вход первого адреса блока памяти 41, устанавливая на его выходе скорректированный код К_САУ=00001₂.

Код К₅^(вх)=10010₂ наблюдается при одновременном сбое пятого 47 и второго 2 датчика, что вызывает появление сигнала на восемнадцатом выходе дешифратора. Этот сигнал через элементы ИЛИ 9 и 51 соответственно включает индикаторы 43 и 53, указывающие неисправные датчики. Одновременно сигнал с выхода дешифратора 5 через элемент ИЛИ 6 проходит на вход нулевого адреса блока памяти 41, который выдает скорректированный код К_САУ=00000₂.

Код К₅^(вх)=10011₂ возникает при сбое пятого датчика 47, что сопровождается появлением сигнала на девятнадцатом выходе дешифратора 5, который через элемент ИЛИ 51 включает индикатор 53, указывающий на неисправный элемент. Одновременно сигнал с выхода дешифратора 5 через элемент ИЛИ 8 поступает на вход второго адреса блока памяти 41, на выходе которого появляется скорректированный код К_САУ=00011₂.

Код К₅^(вх)=10100₂ на входе дешифратора 5 может сформироваться при одновременном выходе из строя пятого 47 и третьего 3 датчика. При этом появляется сигнал на двадцатом выходе дешифратора 5, который через элемент ИЛИ 14 включает индикатор 44, а через элемент ИЛИ 51 - индикатор 53, указывающие на неисправность. Кроме того, сигнал с выхода дешифратора 5 через элемент ИЛИ 6 проходит на вход нулевого адреса блока памяти 41, с выхода которого в САУ поступает скорректированный код К_САУ=00000₂.

Код К₅^(вх)=10101₂ появляется при одновременном сбое четвертого 4 и второго 2 датчика, что вызывает появление сигнала на двадцать первом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 9 и 15 включают индикаторы 43 и 45 соответственно, а через элемент ИЛИ 52 проходит на вход пятого адреса блока памяти 41, на выходе которого появляется скорректированный код К_САУ=11111₂.

Код К₅^(вх)=10110₂ наблюдается при одновременном сбое четвертого 4 и первого 1 датчика и сопровождается сигналом на двадцать втором выходе дешифратора 5. Этот сигнал через элементы ИЛИ 7 и 15 включают индикаторы 42 и 45 соответственно, и через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41. С выхода блока памяти в САУ поступает скорректированный код К_САУ=1111₂.

Код К₅^(вх)=10111₂ возникает при сбое четвертого датчика 4 и дешифратор 5 выдает сигнал на двадцать третий выход. Сигнал с выхода дешифратора 5 через элемент ИЛИ 15 включает индикатор 45, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который представляет САУ скорректированный код К_САУ=11111₂.

Код К₅^(вх)=11000₂ появляется при одновременном сбое четвертого 4 пятого 47 датчика, что сопровождается сигналом на двадцать четвертом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 15 и 51 включают индикаторы 45 и 53, а через элемент ИЛИ 6 подается на вход нулевого адреса блока памяти 41, выдающего в САУ скорректированный код К_САУ=00000₂.

Код К₅^(вх)=11001₂ наблюдается, когда происходит одновременный сбой второго 2 третьего 3 датчика. При этом появляется сигнал на двадцать пятом выходе дешифратора 5. Этот сигнал через элементы ИЛИ 9 и 14 включает индикаторы 43 и 44, а через элемент ИЛИ 52 проходит на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код К_САУ=11111₂.

Код К₅^(вх)=11010₂ появляется при одновременном сбое первого 1 и третьего 3 датчика. Эта ситуация сопровождается появлением сигнала на двадцать шестом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 7 и 14 включает индикаторы 42 и 44, и через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41. При этом с выхода блока памяти 41 в САУ поступает скорректированный код К_САУ=11111₂.

Код К₅^(вх)=11011₂ на входе дешифратора 5 формируется при сбое третьего датчика 3 и сопровождается появлением сигнала на двадцать седьмом выходе дешифратора 5. Этот сигнал через элемент ИЛИ 14 включает индикатор 44, и через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код К_САУ=11111₂.

Код К₅^(вх)=11100₂ наблюдается при одновременном сбое первого 1 и второго 2 датчиков. При этом появляется сигнал на двадцать восьмом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 7 и 9 включают индикаторы 42 и 43, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код К_САУ=11111₂.

Код К₅^(вх)=11101₂ возникает в результате сбоя второго датчика 2 и сопровождается появлением сигнала на двадцать девятом выходе дешифратора 5. Этот сигнал через элемент ИЛИ 9 включает индикатор 43, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41. С выхода блока памяти 41в САУ поступает скорректированный код К_САУ=11111₂.

Сбойный код К₅^(вх)=11110₂ на входе дешифратора 5 формируется при сбое первого датчика 1. При этом появляется сигнал на тридцатом выходе дешифратора 5, который через элемент ИЛИ 7 включает индикатор 42, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код К_САУ=11111₂.

В результате каждый сбойный код корректируется, а в САУ поступает достоверная информация.

Таким образом, реле имеет расширенные функциональные возможности, заключающиеся в повышении достоверности выходной информации путем введения функций диагностики измерительной части и каналов уставок реле и коррекции информации при сбоях по пяти каналам, что на четверть больше, чем у прототипа.

Источники информации

1. Сугаков В.Г. Основы автоматизации военных передвижных источников электрической энергии: учеб. пособие. - Кстово: НФВИУ, 2003. 168 с.

2. Дудченко В.Н., Аверкиев А.Н. Измерение неэлектрических величин: конспект лекций. - Кстово: НВВИКУ, 1997. 54 с.

3. Цифровой измеритель скорости вращения. Описание изобретения к авторскому свидетельству RU 1075167, 1984.

4. Комплекс средств контроля дизеля КСКД 17.5. Техническое описание и инструкция по эксплуатации ЗУ2.008.006 ТО. 1994. С. 35-37.

5. Цифровое четырехканальное реле с функцией реконструктивной диагностики. Описание изобретения к патенту RU 2659990, 2018.

Изобретение относится к средствам автоматизации и может быть использовано, в частности, в системах управления электроагрегатов генераторных с приводом от двигателя внутреннего сгорания. Цель изобретения - расширение функциональных возможностей путем увеличения числа контролируемых каналов выходной информации. Схема реле включает первый 1, второй 2, третий 3 и четвертый 4 приемные реле (датчики) соответствующих уставок, дешифратор 5, первый 6, второй 7, третий 8, четвертый 9, пятый 10, шестой 11, седьмой 12, восьмой 13, девятый 14 и десятый 15 логические элементы ИЛИ, первый 16, второй 17, третий 18, четвертый 19, пятый 20 и шестой 21 логические элементы И, первый 22, второй 23, третий 24, четвертый 25, пятый 26, шестой 27, седьмой 28 и восьмой 29 логические элементы НЕ, элемент задержки 30, первый 31, второй 32, третий 33, четвертый 34, пятый 35, шестой 36, седьмой 37 и восьмой 38 формирователи коротких импульсов, первый 39 и второй 40 регистры памяти, блок памяти 41, первый 42, второй 43, третий 44 и четвертый 45 индикаторы сбоя соответствующих каналов и шину СБРОС 46, пятое приемное реле (датчик) 47, девятый логический элемент НЕ 48, девятый 49 и десятый 50 формирователи коротких импульсов, одиннадцатый 51 и двенадцатый 52 логические элементы ИЛИ, пятый 53 индикатор сбоя канала. Техническим результатом при реализации заявленного решения выступает расширение функциональных возможностей, заключающееся в повышении достоверности выходной информации путем введения функций диагностики измерительной части и каналов установок реле и коррекции информации при сбоях по пяти каналам. 2 ил.

Цифровое пятиканальное реле с функцией реконструктивной диагностики, содержащее пять приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, третий и восьмой входы - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, третий вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того, выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того, выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И, отличающееся тем, что с целью расширения функциональных возможностей снабжено пятым приемным реле, девятым логическим элементом НЕ, девятым и десятым формирователями коротких импульсов, одиннадцатым и двенадцатым логическими элементами ИЛИ, пятым индикатором состояния, вход которого подключен к выходу одиннадцатого логического элемента ИЛИ, первый вход которого связан с семнадцатым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, второй вход - с десятым входом четвертого логического элемента ИЛИ, восемнадцатым выходом дешифратора и восьмым входом первого логического элемента ИЛИ, третий вход - с шестым входом девятого логического элемента ИЛИ, двадцатым входом дешифратора и девятым входом первого логического элемента ИЛИ, четвертый вход - с девятым входом десятого логического элемента ИЛИ, двадцать четвертым выходом дешифратора и десятым входом первого логического элемента ИЛИ, пятый вход - с вторым входом третьего логического элемента ИЛИ и девятнадцатым выходом дешифратора, шестнадцатый выход которого подключен к седьмому входу первого логического элемента ИЛИ и восьмому входу второго логического элемента ИЛИ, двадцать первый выход - к шестому входу десятого логического элемента ИЛИ, второму входу двенадцатого логического элемента ИЛИ и седьмому входу четвертого логического элемента ИЛИ, двадцать второй выход - к девятому входу второго логического элемента ИЛИ, третьему входу двенадцатого логического элемента ИЛИ и седьмому входу десятого логического элемента ИЛИ, двадцать третий выход - к пятому входу десятого логического элемента ИЛИ и четвертому входу двенадцатого логического элемента ИЛИ, двадцать пятый выход - к пятому входу двенадцатого логического элемента ИЛИ, восьмому входу четвертого логического элемента ИЛИ и пятому входу девятого логического элемента ИЛИ, двадцать шестой выход - к седьмому входу девятого логического элемента ИЛИ, десятому входу второго логического элемента ИЛИ и шестому входу двенадцатого логического элемента ИЛИ, двадцать седьмой выход - к восьмому входу девятого логического элемента ИЛИ и седьмым входом двенадцатого логического элемента ИЛИ, двадцать восьмой выход - к шестому входу девятого логического элемента ИЛИ, седьмому входу второго логического элемента ИЛИ и восьмому входу двенадцатого логического элемента ИЛИ, двадцать девятый выход - к девятому входу четвертого логического элемента ИЛИ и девятому входу двенадцатого логического элемента ИЛИ, тридцатый выход - к шестому входу второго логического элемента ИЛИ и десятому входу двенадцатого логического элемента ИЛИ, тридцать первый выход - к первому входу двенадцатого логического элемента ИЛИ, выход которого соединен с входом пятого адреса блока памяти, а пятый вход дешифратора связан с входом девятого логического элемента НЕ, связанного выходом с входом десятого формирователя коротких импульсов, выход которого соединен с девятым входом шестого логического элемента ИЛИ, подключенного десятым входом к выходу девятого формирователя коротких импульсов, вход которого связан с входом девятого логического элемента НЕ, выходом пятого приемного реле и пятым разрядом входа первого регистра памяти, пятый разряд выхода которого подключен к пятому разряду входа второго регистра памяти.