Триггерный логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах Российский патент 2024 года по МПК H03K19/00 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен двухвходовый логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах[1 Шило В.Л. Популярные цифровые микросхемы. – М.: Радио и связь, 1987, стр. 207, рис. 2.10,а], содержащий два полевых транзистора с индуцированными каналами n типа, два полевых транзистора с индуцированными каналами p типа и источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки в эквиваленте определяется силой электрического тока одного полевого транзистора. Электрический ток внешней нагрузки здесь определяется транзисторами с индуцированными каналами p типа, а они включены последовательно, поэтому сила тока нагрузки определяется силой тока одного транзистора. Если бы удалось получить, что сила тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.

Известен трехвходовый логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах[2 Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. – М.: Высшая школа, 2004, стр. 610, рис. 8.14,в], содержащий шесть полевых транзисторов: ярусно включенных три транзистора с индуцированными каналами p типа, параллельно включенных три транзистора с индуцированными каналами n типа и источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой тока одного полевого транзистора, потому что в ярусной части схемы транзисторы включены последовательно. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.

Из приведенных двух аналогов следует, что они выполнены в одной логике, имеют одинаковую структуру и число пар транзисторов с индуцированными каналами n и p типа равно числу входов. Для получения четырех- и пятивходовых логических элементовИЛИ-НЕ следует ввести в трехвходовый вариант соответственно один или два транзистора с индуцированным каналом n типа в параллельную структуру и связанные с ними один или два транзистора с индуцированным каналом p типа в ярусную структуру. Прототипом наиболее близким по технической сущности выбран пятивходовый логический элементИЛИ-НЕ на полевых транзисторах, содержащий десять полевых транзисторов: ярусно включенных пять транзисторов с индуцированными каналами p типа, параллельно включённых пять транзисторов с индуцированными каналами n типа, а также источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора, потому что в ярусной части схемы полевые транзисторы включены последовательно.Если бы удалось получить, что сила тока нагрузки равнялась сумме силы токов двух полевых транзисторов, то это повысило бы нагрузочную способность логического элемента.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элементаИЛИ/ИЛИ-НЕ на полевых транзисторах.

Это достигается тем, что в триггерный логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый и второй полевые транзисторы с индуцированными каналами n типа, подложки и истоки которых образуют общий вывод, а два вывода затворов образуют относительно "земли" два входа логического элемента, третий полевой транзистор с индуцированным каналом n типа, подложка которого подсоединена к его истоку и их общий вывод подключен к общему выводу истоков и подложек первого и второго полевых транзисторов, четвертый полевой транзистор с индуцированным каналом n типа, подложка которого подсоединена к его истоку, а сток подключен к общему выводу стоков первого и второго полевых транзисторов, пятый полевой транзисторс индуцированным каналом n типа, подложка которого подсоединена к его истоку, а сток подключен к стоку третьего полевого транзистора, также имеются шестой и седьмой полевые транзисторы с индуцированными каналами p типа, подложки каждого из них соответственно соединены с их истоками, введены восемь резисторов, источник опорного постоянного напряжения, первый резистор включен между общим выводом стоков первого, второго, четвертого полевых транзисторов и плюсовым выводом источника питающего постоянного напряжения, второй резистор включен между общим выводом истоков и подложек первого, второго, третьего полевых транзисторов и "землей", третий резистор включен между стоком третьего полевого транзистора и общим выводом первого резистора и плюсового вывода источника питающего постоянного напряжения, один из выводов четвертого резистора соединен с общим выводом истока и подложки четвертого полевого транзистора, другой вывод этого резистора образует неинвертирующий выход относительно "земли" логического элемента, один из выводов пятого резистора подключен к общему выводу истока и подложки шестого полевого транзистора, другой вывод этого резистора подсоединен к общему выводу первого, третьего резисторов и плюсового вывода источника питающего постоянного напряжения, затвор шестого полевого транзистора соединен с общим выводом первого резистора и стоков первого, второго, четвертого полевых транзисторов, сток шестого полевого транзистора подключен к затвору четвертого полевого транзистора и их общий вывод подсоединен к одному из выводов шестого резистора, другой его вывод соединен с общим выводом четвертого резистора и вывода неинвертирующего выхода логического элемента, общий вывод истока и подложки седьмого полевого транзистора подключен к общему выводу пятого резистора, истока и подложки шестого полевого транзистора, к стоку седьмого полевого транзистора подсоединен один из выводов седьмого резистора, другой его вывод образует вывод инвертирующего выхода относительно "земли" логического элемента, сток пятого полевого транзистора соединен с затвором седьмого полевого транзистора и их общий вывод подключен к общему выводу третьего резистора и стока третьего полевого транзистора, затвор пятого полевого транзистора подсоединен к общему выводу седьмого резистора и стока седьмого полевого транзистора, к общему выводу истока и подложки пятого полевого транзистора подключен один из выводов восьмого резистора, другой вывод этого резистора соединен с общим выводом седьмого резистора и вывода инвертирующего выхода логического элемента, к затвору третьего полевого транзистора подключен плюсовой вывод источника опорного постоянного напряжения, минусовый вывод этого источника заземлен.

Сущность изобретения поясняется схемой триггерного логического элемента ИЛИ/ИЛИ-НЕ на полевых транзисторах (фиг. 1) и таблицей истинности (фиг. 2).

В триггерном логическом элементе ИЛИ/ИЛИ-НЕ на полевых транзисторах минусовый вывод источника 1 питающего постоянного напряжения соединен с общей шиной и заземлен. Параллельно включены два полевых транзистора 2 и 3 с индуцированными каналами n типа, выводы затворов которых образуют относительно "земли" два входа х₁ и х₂ логического элемента. Первый резистор 4 включен между полюсовым выводом источника 1 питающего постоянного напряжения и общим выводом стоков полевых транзисторов 2, 3, а второй резистор 5 – между "землей" и общим выводом истоков и подложек этих двух транзисторов 2, 3. Последовательно включены резистор 6 и полевой транзистор 7 с индуцированным каналом n типа. Свободный канал резистора 6 подсоединен к общему выводу резистора 4 и плюсового вывода источника питающего постоянного напряжения. Исток и подложка полевого транзистора 7 подключены к общему выводу резистора 5, истоков и подложек полевых транзисторов 2, 3. С затвором полевого транзистора 7 соединен плюсовый вывод источника 8 опорного постоянного напряжения, минусовый вывод этого источника заземлен.

Последовательно меду собой включены полевой транзистор 9 с индуцированным каналом n типа и резистор 10. Сток полевого транзистора 9 подсоединен к общему выводу резистора 4, стоков полевых транзисторов 2 и 3. Подложка полевого транзистора 9 соединена с общим выводом его истока и резистора 10. Свободный вывод резистора 10 образует относительно "земли" неинвертирующий выход у логического элемента. Последовательно включены резистор 11, полевой транзистор 12с индуцированным каналом p типа и резистор 13. Свободный вывод резистора 11 подсоединен к общему выводу резисторов 4, 6 и плюсового вывода источника 1 питающего постоянного напряжения. Затвор полевого транзистора 12 соединен с общим выводом резистора 4, стоков транзисторов 2, 3 и 9. Общий вывод стока полевого транзистора 12 и резистора 13 подключен к затвору полевого транзистора 9. Свободный вывод резистора 13 соединен с общим выводом резистора 10 и вывода неинвертирующего выхода у относительно "земли"логического элемента.

Последовательно включены полевой транзистор 14 с индуцированным каналом p типа и резистор 15. Общий вывод истока и подложки полевого транзистора 14 подключен к общему выводу резистора 11, истока и подложки полевого транзистора 12. Затвор полевого транзистора 14 подключен к общему выводу резистора 6 и стока полевого транзистора 7. Последовательно включеныполевойтранзистор 16 с индуцированным каналом n типа и резистор 17. Свободный вывод стока полевого транзистора 16 подсоединён к общему выводу резистора 6, стока полевого транзистора 7 и затвора полевого транзистора 14. Затвор полевого транзистора 16 соединен с общим выводом стока полевого транзистора 14 и резистора 15. Свободный вывод резистора 17 подключён к свободному выводу резистора 15 и их совместный общий вывод образует относительно "земли" инвертирующий выход у логического элемента.

На фиг. 1 часть схемы на транзисторах 9 и 12 является первым триггеромна полевых транзисторах противоположного типа проводимости. Часть схемы на транзисторах 14 и 16 является вторым таким триггером. Резистор 11 входит и в первый и во второй триггеры и его можно называть общеистоковымрезистором. Часть схемы на фиг. 1 на транзисторах 2, 3 и 7 является переключателем тока. Резистор 4 входит и в переключатель тока и в первый триггер на транзисторах противоположного типа проводимости. Резистор 6 входит и в переключатель тока, и во второй триггер натранзисторах противоположного типа проводимости.

Триггерный логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).

Триггер на полевых транзисторах9, 12 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 4 и 13нулевые значения напряжения. Они прикладываются к затворам полевых транзисторов 9, 12меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти полевыетранзисторы в закрытом состоянии. Во втором (условно) состоянии полевые транзисторы 9 и 12 открыты, их электрические токи создают напряжения в том числе на резисторах 4 и 13больше пороговых напряжений полевых транзисторов по абсолютной величине и по значениям, поддерживают транзисторы 9, 12в открытом состоянии. Триггер на полевыхтранзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на полевыхтранзисторах 14, 16 противоположного типапроводимости.

Работа логического элемента ИЛИ/ИЛИ-НЕна полевых транзисторахотражается таблицей истинности (фиг. 2), где х₁ и х₂– условное отображение входных сигналов, у– условное отображение сигнала на неинвертирующем выходе логического элемента, ȳ – условное отображение сигнала на инвертирующем выходе и N – номер строки по порядку. В соответствии с первой строкой таблицы истинности на оба входа x₁, и х₂ логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние полевых транзисторов 2 и 3 в районе их пороговых напряжений. Тогда значение силы электрического тока через резистор 4 весьма мало, малым является значение напряжения на этом резисторе и соответственно между затвором и истоком транзистора 12, меньше напряжения порога срабатывания триггера, не влияет на состояние триггера на транзисторах 9 и 12 противоположного типа проводимости и не может его перевести во второе состояние. Значением напряжения на выходе источника 8 опорного постоянного напряжения и значениями сопротивлений резисторов 5 и 6 обеспечиваем требующуюся силу электрического тока транзистора 7 и значение напряжения на резисторе 6 достаточное для поддержания полевого транзистора 14в открытом состоянии и второе состояние триггера на транзисторах 14, 16 противоположного типапроводимости. Минусовой вывод напряжения на резисторе 6 соединен с затвором полевого транзистора 14,а плюсовой вывод этого резистора через резистор 11 соединен с истокомтранзистора 14. За счет электрического тока двухтранзисторов второго триггера на транзисторах противоположного типапроводимости во втором состоянии на внешней нагрузке инвертирующего выхода ȳ логического элемента имеется напряжение уровня логическойединицы.

Электрический ток полевого транзистора 14 создаёт на резисторе 11 падение напряжения, которое плюсом приложено через резистор 4 к затвору полевого транзистора 12, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на полевых транзисторах 9, 12. Нулевоезначение силы электрического тока первого триггера на полевых транзисторах противоположного типа проводимости создаёт на неинвертирующем выходе у логического элемента напряжение уровня логического нуля.

В соответствии с 2 – 4 строками таблицы истинности (фиг. 2) на одиниз входов логического элемента или на оба его входа х₁, х₂ подаётсянапряжение уровня логической единицы и сила электрического тока черезрезистор 4 от одного или двух полевых транзисторов 2, 3 имеет повышенное значение.Соответственно повышенное значение напряжения на резисторе 4обеспечивает открытое состояние полевого транзистора 12 и соответственно второесостояние триггера на транзисторах 9, 12.Электрические токи этихтранзисторов создают на внешней нагрузке неинвертирующего выхода унапряжение уровня логической единицы. Напряжение на резисторе 11 оттока полевого транзистора 12 плюсом приложено к затвору транзистора 14 через резистор 6, а минусом –к истоку этого транзистора. Это напряжение должно обеспечивать состояние транзистора14 в районе порогового напряжения и в итоге первое состояние триггерана полевых транзисторах 14, 16 противоположного типа проводимости. В результате на инвертирующем ȳ выходе логического элемента имеется напряжение уровня логического нуля.

При переходе входных сигналов от уровней логического нуля (х₁=х₂=0)к входным сигналам, где один сигнал или оба соответствуют уровню логической единицы, суммарная сила электрического тока полевых транзисторов 2, 3 в резисторе 5 возрастает, а сила тока полевого транзистора7 в этом резисторе убывает.При переходе от входных сигналов, где один из них или оба соответствуютуровню логической единицы, к обоим входным сигналам уровня логического нуля (х₁=х₂=0)суммарная сила электрического тока полевых транзисторов 2, 3 через резистор 5 уменьшается, а сила электрического тока транзистора 7 через резистор 5 возрастает. Триггерный логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах относится к элементам, содержащим переключатель тока. Известно, что переключатели тока имеют повышенное быстродействие [например, Гольденберг Л.М. Импульсивные устройства. М.: Радио и связь, 1981, стр. 57 в разделе «Динамические характеристики», абзацы 1,2, … 6].

Таким образом, в триггерном логическом элементе ИЛИ/ИЛИ-НЕ на полевых транзисторах силаэлектрического тока нагрузки и по неинвертирующему выходу у, и по инвертирующему выходу ȳблизка к сумме силы токов двух полевых транзисторов(9, 12и 14, 16), что повышает нагрузочную способность этого логическогоэлемента. В прототипе сила электрическоготока нагрузки равна силе тока одного полевого транзистора.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно может быть использовано в блоках вычислительной техники, построенных на логических элементах. Технический результат: повышение нагрузочной способности триггерного логического элемента ИЛИ/ИЛИ-НЕ на полевых транзисторах. Для этого предложен триггерный логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах, который содержит семь полевых транзисторов, восемь резисторов и два источника постоянного напряжения. 2 ил.

Триггерный логический элемент ИЛИ/ИЛИ-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый и второй полевые транзисторы с индуцированными каналами n типа, подложки и истоки которых образуют общий вывод, а два вывода затворов образуют относительно «земли» два входа логического элемента, третий полевой транзистор с индуцированным каналом n типа, подложка которого подсоединена к его истоку и их общий вывод подключен к общему выводу истоков и подложек первого и второго полевых транзисторов, четвертый полевой транзистор с индуцированным каналом n типа, подложка которого подсоединена к его истоку, а сток подключен к общему выводу стоков первого и второго полевых транзисторов, пятый полевой транзистор с индуцированным каналом n типа, подложка которого подсоединена к его истоку, а сток подключен к стоку третьего полевого транзистора, также имеются шестой и седьмой полевые транзисторы с индуцированными каналами p типа, подложки каждого из них соответственно соединены с их истоками, отличающийся тем, что в него введены восемь резисторов, источник опорного постоянного напряжения, первый резистор включен между общим выводом стоков первого, второго, четвертого полевых транзисторов и плюсовым выводом источника питающего постоянного напряжения, второй резистор включен между общим выводом истоков и подложек первого, второго, третьего полевых транзисторов и "землей", третий резистор включен между стоком третьего полевого транзистора и общим выводом первого резистора и плюсового вывода источника питающего постоянного напряжения, один из выводов четвертого резистора соединен с общим выводом истока и подложки четвертого полевого транзистора, другой вывод этого резистора образует неинвертирующий выход относительно "земли" логического элемента, один из выводов пятого резистора подключен к общему выводу истока и подложки шестого полевого транзистора, другой вывод этого резистора подсоединен к общему выводу первого, третьего резисторов и плюсового вывода источника питающего постоянного напряжения, затвор шестого полевого транзистора соединен с общим выводом первого резистора и стоков первого, второго, четвертого полевых транзисторов, сток шестого полевого транзистора подключен к затвору четвертого полевого транзистора и их общий вывод подсоединен к одному из выводов шестого резистора, другой его вывод соединен с общим выводом четвертого резистора и вывода неинвертирующего выхода логического элемента, общий вывод истока и подложки седьмого полевого транзистора подключен к общему выводу пятого резистора, истока и подложки шестого полевого транзистора, к стоку седьмого полевого транзистора подсоединен один из выводов седьмого резистора, другой его вывод образует вывод инвертирующего выхода относительно "земли" логического элемента, сток пятого полевого транзистора соединен с затвором седьмого полевого транзистора и их общий вывод подключен к общему выводу третьего резистора и стока третьего полевого транзистора, затвор пятого полевого транзистора подсоединен к общему выводу седьмого резистора и стока седьмого полевого транзистора, к общему выводу истока и подложки пятого полевого транзистора подключен один из выводов восьмого резистора, другой вывод этого резистора соединен с общим выводом седьмого резистора и вывода инвертирующего выхода логического элемента, к затвору третьего полевого транзистора подключен плюсовой вывод источника опорного постоянного напряжения, минусовый вывод этого источника заземлен.