Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах Российский патент 2021 года по МПК H03K19/94 H03K19/20 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения. Схема его имеет два выхода, один из них для реализации логической операции ИЛИ, другой (для операции ИЛИ-НЕ).

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.

Наиболее близкая по технической сущности является выбранная в качестве прототипа часть схемы трехвходового логического элемента ИЛИ-НЕ на полевых транзисторах [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 610, рис. 8.14 в], представляющая собой двухвходовой логический элемент ИЛИ-НЕ на полевых транзисторах, содержащий четыре полевых транзистора и источник питающего постоянного напряжения. Структура приведенного логического элемента является простой - с добавлением каждого последующего входа (3, 4,...) добавляется один полевой транзистор в их параллельное включение и один полевой транзистор в их ярусное включение, поэтому выделить двухвходовой элемент ИЛИ-НЕ не представляется трудным. Для этого следует удалить один полевой транзистор из параллельного их соединения и связанный с ним один полевой транзистор из ярусного включения транзисторов.

Недостаток прототипа заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. В ярусной части схемы полевые транзисторы включены последовательно, тогда сила электрического тока одного транзистора равна силе электрического тока другого транзистора, а эквивалентная сила электрического тока по существу равна силе электрического тока одного транзистора. И этот ток замыкается на внешнюю нагрузку. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы электрических токов первого и второго транзисторов, то это повысило бы нагрузочную способность логического элемента.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах.

Это достигается тем, что в триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединенные два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента для реализации логических операций ИЛИ и ИЛИ-НЕ, также имеются третий и четвертый полевые транзисторы, но с индуцированными p-каналами, подложка каждого из них соединена с истоком, введены восемь резисторов и четыре дополнительных полевых транзистора, последовательно между собой включены первый и второй дополнительные полевые транзисторы с индуцированными каналами n-типа, подложки которых и исток второго транзистора заземлены, сток первого дополнительного транзистора соединен с общим выводом стоков первого и второго транзисторов, а выводы затворов образуют первый и второй входы логического элемента для реализации логических операций И и И-НЕ, последовательно между собой включены первый резистор, третий дополнительный полевой транзистор с индуцированным каналом n-типа и второй резистор, свободный вывод первого резистора подсоединен к выходу источника питания (плюсовой вывод), общий вывод первого резистора и стока третьего дополнительного транзистора подключен к общему выводу стоков первого, второго и первого дополнительного транзисторов, подложка третьего дополнительного транзистора соединена с общим выводом его истока и второго резистора, а затвор (со стоком третьего транзистора, свободный вывод второго резистора подключен к первому выходу логического элемента, третий резистор включен между общим выводом первого резистора и выхода источника питания и общим выводом истока третьего транзистора и его подложки, четвертый резистор включен между общим выводом затвора третьего дополнительного транзистора и стока третьего транзистора и общим выводом второго резистора и первого выхода логического элемента, общий вывод истока четвертого транзистора и его подложки соединен с общим выводом третьего резистора, истока и подложки третьего транзистора, пятый резистор включен между стоком четвертого транзистора и вторым выходом логического элемента, последовательно между собой включены шестой резистор, четвертый дополнительный полевой транзистор с индуцированным каналом n-типа и седьмой резистор, свободный вывод шестого резистора подсоединен к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод шестого резистора и стока четвертого дополнительного транзистора соединен с затвором четвертого транзистора, затвор четвертого дополнительного транзистора подключен к общему выводу пятого резистора и стока четвертого транзистора, подложка четвертого дополнительного транзистора соединена с общим выводом его истока и седьмого резистора, свободный вывод седьмого резистора подсоединен к общему выводу пятого резистора и второго выхода логического элемента, восьмой резистор включен между «землей» и общим выводом шестого резистора, затвора четвертого транзистора и стока четвертого дополнительного транзистора.

Сущность изобретения поясняется схемой логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах (фиг.1), таблицей истинности (фиг.2) для логических операций ИЛИ и ИЛИ-НЕ и таблицей истинности (фиг.3) для логических операций И и И-НЕ.

В триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах общая шина (вывод отрицательной полярности) источника 1 питающего постоянного напряжения заземлена. Между собой параллельно включены полевые транзисторы 2, 3 с индуцированными каналами n-типа. Истоки обоих полевых транзисторов и их подложки заземлены, а выводы затворов образуют первый и второй входы относительно «земли» для реализации логических операций ИЛИ и ИЛИ-НЕ. Между собой последовательно включены полевые транзисторы 4 и 5 с индуцированными каналами n-типа, подложки которых и исток второго транзистора (5) заземлены. Сток транзистора 4 соединен с общим выводом стоков полевых транзисторов 2 и 3, а выводы затворов образуют первый и второй входы относительно «земли» для реализации логических операций И и И-НЕ. Последовательно включены резистор 6, полевой транзистор 7 с индуцированным каналом n-типа и резистор 8. Свободный вывод резистора 6 подсоединен к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Подложка транзистора 7 соединена с общим выводом его истока и резистора 8. Общий вывод стока этого транзистора и резистора 6 подключен к общему выводу стоков транзисторов 2, 3 и 4. Свободный вывод резистора 8 соединен с первым выходом логического элемента. Также последовательно между собой включены резистор 9, полевой транзистор 10 с индуцированным каналом p-типа и резистор 11. Свободный вывод резистора 9 подключен к общему выводу резистора 6 и выхода источника 1 питающего постоянного напряжения. Общий вывод резистора 9 и истока транзистора 10 подсоединен к подложке этого транзистора. Затвор транзистора 10 подключен к общему выводу резистора 6 и стоков транзисторов 2, 3, 4 и 7. Свободный вывод резистора 11 подключен к общему выводу резистора 8 и первого выхода логического элемента.

Последовательно включены полевой транзистор 12 с индуцированным каналом p-типа и резистор 13. Исток и подложка этого транзистора подсоединены к общему выводу резистора 9 и истока и подложки транзистора 10. Свободный вывод резистора 13 соединен со вторым выходом логического элемента . Также последовательно включены резистор 14, полевой транзистор 15 с индуцированным каналом n-типа и резистор 16. Свободный вывод резистора 14 подсоединен к общему выводу резисторов 6, 9 и выхода источника 1 напряжения. Общий вывод резистора 14 и стока транзистора 15 подключен к затвору транзистора 12. Затвор транзистора 15 соединен с общим выводом стока транзистора 12 и резистора 13. Подложка транзистора 15 подключена к общему выводу его истока и резистора 16. Свободный вывод резистора 16 подсоединен к общему выводу резистора 13 и второго выхода логического элемента . Резистор 17 включен между «землей» и общим выводом резистора 14, затвора транзистора 12 и стока транзистора 15.

Для наглядности на фиг.1 пунктирными линиями условно показано подключение внешних нагрузок ко второму выходу логического элемента и к первому выходу . Часть схемы на транзисторах 7, 10 и резисторах 6, 8, 9 и 11 является первым триггером на полевых транзисторах противоположного типа проводимости, а на транзисторах 12, 15 (вторым таким триггером. Резистор 9 для обоих триггеров является общим.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт). Работа двухвходового логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ отображается таблицей истинности (фиг.2), для логических операций ИЛИ и ИЛИ-НЕ при и таблицей истинности (фиг.3) для логических операций И и И-НЕ при , где , , и - условное отображение входных сигналов, и - условное отображение сигналов на первом и втором выходах логического элемента и N (номер строки по порядку.

В начале обратимся к таблице истинности на фиг.2. В этом случае должно выполняться условие , что соответствует тому, что на оба входа и поступают напряжения уровня логического нуля. Тогда состояние полевых транзисторов 4 и 5 в районе порогового напряжения, сила тока через них весьма мала, соответственно мало напряжение от него на резисторе 6, оно меньше порогового напряжения триггера на полевых транзисторах 7, 10 и не влияет на его состояние. В соответствии с первой строкой таблицы истинности на фиг.2 на двух входах , имеется уровень логического нуля (низкий уровень напряжения). Он в районе порогового напряжения и полевого транзистора 2, и транзистора 3, они не проводят электрический ток и не влияют на состояние триггера на транзисторах (7, 10) противоположного типа проводимости. Первое (условно) состояние этого триггера соответствует закрытому состоянию обоих транзисторов и нулевым значениям силы электрического тока через них. Такой ток определяет нулевые значения напряжения в том числе на резисторах 6 и 11. Эти напряжения приложены к затворам транзисторов 7 и 10, меньше по абсолютной величине пороговых напряжений этих транзисторов и поддерживают их в закрытом состоянии. Во втором (условно) состоянии транзисторы 7, 10 триггера открыты, их электрические токи создают в том числе на резисторах 6, 11 значения напряжений по абсолютной величине превышающие пороговые напряжения транзисторов и тем самым поддерживают их в открытом состоянии. Обсуждаемый триггер переходит из первого состояния во второе и наоборот, если значения управляющих напряжений превысят пороговые напряжения триггера на транзисторах 7 и 10.

Аналогично первому триггеру на транзисторах 7, 10 противоположного типа проводимости работает второй такой триггер на транзисторах 12 и 15. Значение сопротивления резистора 17 может обеспечить на резисторе 14 значение напряжения, по абсолютной величине превышающее пороговое напряжение второго триггера и обеспечивать его второе состояние. Тогда электрические токи транзисторов 12, 15 обеспечивают на втором выходе логического элемента и на внешней нагрузке уровень логической единицы (высокий уровень напряжения) (фиг.2). Электрический ток транзистора 12 создает напряжение на резисторе 9, которое через резистор 6 плюсом приложено к затвору транзистора 10 с индуцированным p-каналом поддерживает его закрытое состояние и первое состояние первого триггера на транзисторах противоположного типа проводимости. Тогда на первом выходе и на внешней нагрузке имеется уровень логического нуля (низкий уровень напряжения) (фиг.2).

В соответствии со 2, 3 и 4 строками таблицы на фиг.2 на один из входов или на оба входа , поступает высокий уровень напряжения. Он создает в одном или обоих транзисторах 2, 3 повышенную силу электрического тока, которая создает на резисторе 6 повышенное значение напряжения, превышающее по абсолютной величине порог срабатывания триггера на транзисторах 7, 10 и переводит его во второе состояние с учетом наличия делителя на резисторах 14, 17 и резистора 9 общего для истоков транзисторов 10 и 12. Электрические токи транзисторов 7, 10 обеспечивают на первом выходе логического элемента и на внешней нагрузке высокий уровень напряжения уровень логической единицы. Электрический ток транзистора 10 создает на резисторе 9 напряжение, которое через резистор 14 плюсом приложено к затвору транзистора 12 с индуцированным p-каналом и по абсолютной величине должно быть достаточным для перевода триггера на транзисторах 12, 15 в первое состояние. Тогда на втором выходе логического элемента и на внешней нагрузке имеется низкий уровень напряжения уровень логического нуля (фиг.2).

Далее обратимся к таблице истинности на фиг.3, где должно выполняться условие и на оба входа и поступает напряжения уровня логического нуля. Тогда состояние полевых транзисторов 2 и 3 в районе их порогового напряжения, напряжение на резисторе 6 от их тока мало, меньше порогового напряжения первого триггера и не влияет на его состояние. В соответствии с первыми тремя строками таблицы истинности на фиг.3 на один или оба входа и поступает низкий уровень напряжения уровень логического нуля. Тогда сила электрического тока через последовательно включенные полевые транзисторы 4 и 5 весьма мала и напряжение от него на резисторе 6 настолько мала, что не влияет на состояние первого триггера на транзисторах 7, 10. Значение сопротивления резистора 17 может обеспечивать на резисторе 14 значение напряжения, по абсолютной величине превышающее порогового напряжения триггера на полевых транзисторах 12, 15 и обеспечивать его второе состояние. Тогда электрические токи транзисторов 12, 15 обеспечивают на втором выходе логического элемента и на внешней нагрузке уровень логической единицы (высокий уровень напряжения). Электрический ток транзистора 12 создает напряжение на резисторе 9, которое через резистор 6 плюсом приложено к затвору транзистора 10 с индуцированным p-каналом, поддерживает его закрытое состояние и первое состояние первого триггера на транзисторах 7, 10. Тогда на первом выходе и на внешней нагрузке имеется уровень логического нуля (низкий уровень напряжения).

В соответствии с 4-й строкой таблицы истинности на фиг.3 на оба входа и поступает высокий уровень напряжения. Он создает через последовательно включенные полевые транзисторы 4, 5 повышенную силу электрического тока, которая создает на резисторе 6 высокое значение напряжения, превышающее по абсолютной величине порог срабатывания триггера на транзисторах 7, 10 и переводит его во второе состояние с учетом наличия делителя напряжения на резисторах 14, 17 и резистора 9 общего для истоков транзисторов 10 и 12. Электрические токи полевых транзисторов 7, 10 обеспечивают на первом выходе логического элемента и на внешней нагрузке высокий уровень напряжения уровень логической единицы. Электрический ток полевого транзистора 10 создает на резисторе 9 напряжение, которое через резистор 14 плюсом приложено к затвору транзистора 12 с индуцированным каналом p-типа и по абсолютной величине должно быть достаточным для перевода второго триггера на транзисторах 12, 15 в первое состояние. Тогда на втором выходе логического элемента и внешней нагрузке имеется низкий уровень напряжения уровень логического нуля (фиг.3).

Для реализации логической операции НЕ следует выполнить три условия:, вход соединить со входом () и на их общий вывод подавать входной сигнал, выходной сигнал снимать со второго выхода логического элемента. При выполнении таких условий и входном сигнале уровня логического нуля состояние схемы соответствует первой строке таблицы истинности на фиг.2. При поступлении на вход сигнала уровня логической единицы состояние схемы соответствует четвертой строке названной таблицы истинности. Работа схемы логического элемента выше уже описана и для первой строки, и для четвертой строки таблицы истинности на фиг.2.

Имеется второй вариант реализации логической операции НЕ. Для этого тоже следует выполнить три условия: , вход соединить со входом () и на их общий вывод подавать относительно «земли» входной сигнал и выходной сигнал тоже снимать со второго выхода логического элемента. При входном сигнале уровня логического нуля состояние схемы соответствует первой строке таблицы истинности на фиг.3. При входном сигнале уровня логической единицы состояние схемы соответствует четвертой строке. Работа схемы логического элемента тоже ранее была описана и для первой, и четвертой строк таблицы истинности на фиг.3.

Таким образом, в триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах силы электрических токов внешних нагрузок и на первом, и на втором выходах равна сумме силы токов не одного, а двух полевых транзисторов, что повышает его нагрузочную способность.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Технический результат: повышение нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах. Сущность: триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах содержит восемь полевых транзисторов, восемь резисторов и источник питающего постоянного напряжения. При этом схема логического элемента реализована таким образом, что сила электрических токов внешних нагрузок и на первом и на втором выходах равна сумме силы токов двух полевых транзисторов. 3 ил.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединённые два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента для реализации логических операций ИЛИ и ИЛИ-НЕ, также имеются третий и четвёртый полевые транзисторы, но с индуцированными p-каналами, подложка каждого из них соединена с истоком, отличающийся тем, что в него введены восемь резисторов и четыре дополнительных полевых транзистора, последовательно между собой включены первый и второй дополнительные полевые транзисторы с индуцированными каналами n-типа, подложки которых и исток второго транзистора заземлены, сток первого дополнительного транзистора соединён с общим выводом стоков первого и второго транзисторов, а выводы затворов образуют первый и второй входы логического элемента для реализации логических операций И и И-НЕ, последовательно между собой включены первый резистор, третий дополнительный полевой транзистор с индуцированным каналом n-типа и второй резистор, свободный вывод первого резистора подсоединён к выходу источника питания (плюсовой вывод), общий вывод первого резистора и стока третьего дополнительного транзистора подключён к общему выводу стоков первого, второго и первого дополнительного транзисторов, подложка третьего дополнительного транзистора соединена с общим выводом его истока и второго резистора, а затвор - со стоком третьего транзистора, свободный вывод второго резистора подключен к первому выходу логического элемента, третий резистор включён между общим выводом первого резистора и выхода источника питания и общим выводом истока третьего транзистора и его подложки, четвёртый резистор включён между общим выводом затвора третьего дополнительного транзистора и стока третьего транзистора и общим выводом второго резистора и первого выхода логического элемента, общий вывод истока четвёртого транзистора и его подложки соединён с общим выводом третьего резистора, истока и подложки третьего транзистора, пятый резистор включён между стоком четвёртого транзистора и вторым выходом логического элемента, последовательно между собой включены шестой резистор, четвёртый дополнительный полевой транзистор с индуцированным каналом n-типа и седьмой резистор, свободный вывод шестого резистора подсоединён к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод шестого резистора и стока четвёртого дополнительного транзистора соединён с затвором четвёртого транзистора, затвор четвёртого дополнительного транзистора подключён к общему выводу пятого резистора и стока четвёртого транзистора, подложка четвёртого дополнительного транзистора соединена с общим выводом его истока и седьмого резистора, свободный вывод седьмого резистора подсоединён к общему выводу пятого резистора и второго выхода логического элемента, восьмой резистор включен между «землёй» и общим выводом шестого резистора, затвора четвёртого транзистора и стока четвёртого дополнительного транзистора.