Триггерный логический элемент И/И-НЕ на полевых транзисторах Российский патент 2024 года по МПК H03K19/00 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен двухвходовый логический элемент ИЛИ-НЕ на полевых транзисторах[Шило В.Л. Популярные цифровые микросхемы. – М.: Радио и связь, 1987, стр. 207, рис. 2.10,а], содержащий два полевых транзистора с индуцированными каналами n-типа, два полевых транзистора с индуцированными каналами p-типа и источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, так сила электрического тока внешней нагрузки в итоге (в эквиваленте) определяется силой электрического тока только одного транзистора. Электрический ток внешней нагрузки здесь определяется транзисторами с индуцированными каналами p-типа, а эти два транзистора включены между собой последовательно, поэтому сила тока нагрузки по существу определяется силой тока одного транзистора. Если бы удалось получить, что сила электрического тока нагрузки близка сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.

Известен трехвходовый логический элемент ИЛИ-НЕ на полевых транзисторах[Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. – М.: Высшая школа, 2004, стр. 610, рис. 8.14,в], содержащий шесть полевых транзисторов: ярусно включенных три транзистора с индуцированными каналами p-типа, параллельно включенных три транзисторас индуцированными каналами n-типа и источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой тока одного полевого транзистора, потому что в ярусной части схемы транзисторы включены последовательно. Если бы удалось получить, что сила электрического тока нагрузки близка сумме силы токов двух полевых транзисторов, то это повысило бы нагрузочную способность логического элемента.

Из приведенных двух аналогов следует, что они выполнены в одной логике, имеют одинаковую структуру и число пар транзисторов с индуцированными каналами n и p-типа равно числу входов логического элемента. Для получения четырехвходового логического элементаИЛИ-НЕ следует ввести в трехвходовый вариант один полевой транзистор с индуцированным каналом n-типа в параллельную структуру схемы и связанный с ними один транзистор с индуцированным каналом
p-типа в ярусную структуру. Прототипом наиболее близким по технической сущности выбран четырехвходовый логический элементИЛИ-НЕ на полевых транзисторах, содержащий восемь полевых транзисторов: ярусно включенных четыре транзистора с индуцированными каналами p-типа, параллельно включённых четыре полевых транзистора с индуцированными каналами n-типа, а также источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора, потому что в ярусной части схемы полевые транзисторы включены последовательно.Если бы удалось получить, что сила электрического тока нагрузки была близка к сумме силы токов двух полевых транзисторов, то это повысило бы нагрузочную способность логического элемента.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элементаИ/И-НЕ на полевых транзисторах.

Это достигается тем, что в триггерный логический элемент И/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, первый и второй полевые транзисторы с индуцированными каналами n-типа, истоки и подложки которых образуют общий вывод, третий полевой транзистор с индуцированным каналом n-типа, сток которого подсоединен к стоку первого полевого транзистора, а подложка подключена к его истоку, четвертый полевой транзистор с индуцированным каналом n-типа, подложка которого подсоединена к его истоку, а сток подключен к стоку второго полевого транзистора, также имеются пятый и шестой полевые транзисторы с индуцированными каналами p-типа, для каждого из них подложка соединена соответственно с его истоком, введены четыре дополнительных полевых транзисторас индуцированными каналами n-типа, тринадцать резисторов, источник опорного постоянного напряжения, последовательно между собой включены первый и второй дополнительные полевые транзисторы, затворы которых образуютотносительно "земли" первый и второй входы логического элемента, сток первого дополнительного полевого транзистора подсоединен к плюсовому выводу источника питающего постоянного напряжения, подложка первого дополнительного полевого транзистора подключена к его истоку и их общий вывод соединен со стоком второго дополнительного полевого транзистора, подложка последнего полевого транзистораподключена к его истоку и их общий вывод соединен с одним из выводовпервого резистора, другой его вывод заземлен, общий вывод первого резистора, истока и подложки второго дополнительного полевого транзистора подсоединен к затвору первого полевого транзистора, второй резистор включен между общим выводом стоков первого и третьего полевых транзисторов и общим выводом стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, третий резистор включен между "землей" и общим выводом истоков и подложек первого и второго полевых транзисторов, четвертый резистор включен между общим выводом стоков второго и четвертого полевых транзисторов и общим выводом второго резистока, стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, один из выводов пятого резистора соединен с общим выводом истока и подложки третьего полевого транзистора, другой вывод этого резистора образует неинвертирующий выход относительно "земли" логического элемента, один из выводов шестого резистора подсоединен к общему выводу второго, четвертого резисторов, стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, другой вывод шестого резистора подключен и к общему выводу истока и подложки пятого полевого транзистора, и к общему выводу истока и подложки шестого полевого транзистора, образуя тем самым с ними общий вывод, затвор пятого полевого транзистора соединен с общим выводом второго резистора, стоков первого и третьего полевых транзисторов, сток пятого полевого транзистора подключен к затвору третьего полевого транзистора и их общий вывод подсоединен к одному из выводов седьмого резистора, другой вывод этого резистора соединен с общим выводом пятого резистора и выводанеинвертирующего выхода логического элемента, затвор шестого полевого транзистора подключен к общему выводу четвертого резистора и стоков второго и четвертого полевых транзисторов, сток шестого полевого транзистора соединен с затвором четвертого транзистора и их общий вывод подключен к одному из выводов восьмого резистора, другой его вывод образует вывод неинвертирующего выхода относительно "земли" логического элемента, девятый резистор включен между общим выводом истока, подложки четвертого полевого транзистора и общим выводом восьмого резистора и вывода инвертирующего выхода логического элемента, сток третьего дополнительного полевого транзистора соединен с общим выводом пятого, седьмого резисторов и выводанеинвертирующего выхода логического элемента, подложка последнего полевого транзистора подключена к его истоку и их общий вывод заземлен, параллельно третьему дополнительному полевому транзистору подсоединены последовательно включенные десятый и одиннадцатый резисторы, сток четвертого дополнительного полевого транзистора подключен к общему выводу восьмого, девятого резисторов и вывода инвертирующего выхода логического элемента, подложка последнего полевого транзистора соединена с его истоком и их общий вывод заземлен,параллельно четвертому дополнительному полевому транзистору подключены последовательно соединенные двенадцатый и тринадцатый резисторы, общий вывод последних двух резисторов подсоединен к затвору третьего дополнительного полевого транзистора, затвор четвертого дополнительного полевого транзистора соединен с общим выводом десятого и одиннадцатого резисторов, плюсовой вывод источника опорного постоянного напряжения подключен к затвору второго полевого транзистора, минусовый вывод этого источника заземлен.

Сущность изобретения поясняется схемой триггерного логического элемента И/И-НЕ на полевых транзисторах (фиг. 1) и таблицей истинности (фиг. 2).

В триггерном логическом элементе И/И-НЕ на полевых транзисторах минусовый вывод источника 1 питающего постоянного напряжения соединен с общей шиной и заземлен. Последовательно между собой включены полевые транзисторы 2 и 3 с индуцированными каналами n-типа. Сток полевого транзистора 2 подсоединен к плюсовому выводу источника 1 питающего постоянного напряжения. Затворы полевых транзисторов 2 и 3 образуют относительно "земли" два входа х₁ и х₂ логического элемента. Подложка этого последнего полевого транзистора подключена к его истоку и их общий вывод соединен с одним из выводов резистора 4, другой вывод этого резистора заземлен.

Последовательно включены резистор 5, полевой транзистор 6 с индуцированным каналом n-типа и резистор 7. Свободный вывод резистора 5 подсоединен к общему выводу стока полевого транзистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. Затвор полевого транзистора 6 подключен к общему выводу резистора 4, истока и подложки полевого транзистора 3. Подложка полевого транзистора 6 подсоединена к его истоку, и их общий вывод соединен с одним из выводов резистора 7, другой вывод этого резистора заземлен.

Последовательно включены резистор 8 и полевой транзистор 9 с индуцированным каналом n-типа. Свободный вывод резистора 8 подсоединен к общему выводу резистора 5, стока полевого транзистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. Подложка полевого транзистора 9 подключена к его истоку и их общий вывод соединен с общим выводом резистора 7, истока и подложки полевого транзистора 6. Затвор полевого транзистора 9 подключен к плюсовому выводу источника 10 опорного постоянного напряжения, минусовой вывод этого источника заземлен.

Последовательно включены полевой транзистор 11 с индуцированным каналом n-типа и резистор 12. Сток полевого транзистора 11 подсоединен к общему выводу резистора 5 и стока полевого транзистора 6. Подложка полевого транзистора 11 подключена к общему выводу резистора 12 и истока полевого транзистора 11. Свободный вывод резистора 12 образует вывод неинвертирующего выхода у относительно "земли" логического элемента.

Последовательно между собой включены резистор 13, полевой транзистор 14с индуцированным каналом p-типа и резистор 15. Свободный вывод резистора 13 соединен с общим выводом резисторов 5, 8, стока полевого транзистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. Подложка полевого транзистора 14 подключена к общему выводу истока этого транзистора и резистора 13. Затвор полевого транзистора 14 подсоединен к общему выводу резистора 5, стоков полевых транзисторов 6 и 11. Сток полевого транзистора 14 подсоединен к затвору полевого транзистора 11 и их общий вывод соединен с одним из выводов резистора 15, другой вывод этого последнего резистора подключен к общему выводу резистора 12 и вывода неинвертирующего выхода у логического элемента.

Последовательно между собой включены полевой транзистор 16с индуцированным каналом p-типа и резистор 17. Подложка полевого транзистора 16 соединена с его истоком и их общий вывод подключен к общему выводу резистора 13, истока и подложки полевого транзистора 14. Затвор полевого транзистора 16 подсоединен к общему выводу резистора 8 и стока полевого транзистора 9. Свободный вывод резистора 17 образует вывод инвертирующего выхода ȳ относительно "земли"логического элемента.

Последовательно включены полевой транзистор 18 с индуцированным каналом n-типа и резистор 19. Сток полевого транзистора 18 соединен с общим выводом резистора 8, стока полевого транзистора 9 и затвора полевого транзистора 16. Затвор полевого транзистора 18 подключен к общему выводу резистора 17 и стока полевого транзистора 16. Подложка полевого транзистора 18 подсоединена к общему выводу его истока и резистора 19. Свободный вывод этого последнего резистора соединен собщим выводом резистора 17 и вывода инвертирующего выхода ȳ логического элемента.

Сток полевого транзистора 20 с индуцированным каналом n-типа подключен к общему выводу резисторов 12, 15 и вывода неинвертирующего выхода у логического элемента. Подложка этого последнего полевого транзистора подсоединена к его истоку и их общий вывод заземлен. Параллельно полевому транзистору 20 включены последовательно соединенные резисторы 21 и 22. Сток полевого транзистора 23 с индуцированным каналом n-типа подсоединен к общему выводу резисторов 17, 19 и вывода инвертирующего выхода ȳ логического элемента. Подложка этого последнего полевого транзистора подсоединена к его истоку и их общий вывод заземлен.Затвор полевого транзистора 23 соединен с общим выводом резисторов 21 и22. Параллельно полевому транзистору 23 включены последовательно соединенные резисторы 24 и 25. К общему выводу этих двух резисторов подсоединен затвор полевого транзистора 20.

На фиг. 1 часть схемы на полевых транзисторах 11 и 14 является первым триггеромна полевых транзисторах противоположного типа проводимости, часть схемы на полевых транзисторах 16, 18 является вторым таким триггером. Часть схемы на полевых транзисторах 6 и 9 представляет собой переключатель тока. Резисторы 5 и 8 входят в состав переключателя тока. Резистор 5 также входит в состав первого триггера на полевых транзисторах противоположного типа проводимости, а резистор 8 – во второй такой триггер. Резистор 13 входит и в состав первоготриггера на полевых транзисторах противоположного типа проводимости, и в состав второго такого триггера, и его можно назвать общеистоковым резистором. Каждая из двух электрических цепей на резисторах 21, 22 и 24, 25 представляет собой делитель напряжения.

Триггерный логический элемент И/И-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень – уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).

Триггер на полевых транзисторах11 и 14 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 5 и 15нулевые значения напряжения. Они прикладываются к затворам транзисторов 11 и14,меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают этитранзисторы в закрытом состоянии. Во втором (условно) состоянии полевые транзисторы 11 и 14открыты, их электрические токи создают напряжения в том числе на резисторах 5 и 15по абсолютной величине и по значениям больше пороговых напряжений полевых транзисторов и поддерживают транзисторы 11 и14в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на полевыхтранзисторах 16, 18 противоположного типапроводимости.

Работа логического элемента И/И-НЕна полевых транзисторахотражается таблицей истинности (фиг. 2), где х₁ и х₂– условное отображение входных сигналов, у – условное отображение сигнала на неинвертирующем выходе логического элемента, ȳ – условное отображение сигнала на инвертирующем выходе логического элемента и N – номер строки по порядку. В соответствии с первыми тремя строками таблицы истинности на один или оба входа x₁, и х₂ логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние последовательно соединенных транзисторов 2 и 3 находятся в районе их пороговых напряжений или закрыты. Тогда значение силы электрического тока через резистор 4 в районе нуля, на затвор полевого транзистора 6 поступает напряжение уровня логического нуля и этот транзистор закрыт или его состояние в районе порогового напряжения. Значение падения напряжения на резисторе 5 настолько мало, что не влияет на состояние первого триггера на полевых транзисторах 11, 14 противоположного типа проводимости. Значение напряжения источника 10 опорного постоянного напряжения должно быть таким, чтобы падение напряжения на резисторе 8 поддерживало второй триггер на транзисторах противоположного типапроводимости во втором состоянии. Падение напряжения на резисторе 8 минусом приложено к затвору полевого транзистора 16, а плюсом через резистор 13 к истоку этого транзистора. По полярности и по значению напряжение на резисторе 8 поддерживает полевой транзистор 16 в открытом состоянии, а триггер на транзисторах 16, 18 противоположного типапроводимости во втором состоянии. Сила электрических токов полевых транзисторов 16, 18 триггера на транзисторах противоположного типапроводимости во втором состоянии обеспечивает напряжение на инвертирующем выходеȳ логического элемента уровень логической единицы (фиг. 2). Электрический ток полевого транзистора 16 создает на резисторе 13 напряжение, которое минусом приложено к истоку полевого транзистора 14 с индуцированным каналом p-типа, а плюсом к затвору этого транзистора через резистор 5, что дополнительно поддерживает полевой транзистор 14 в закрытом состоянии, апервый триггер на транзисторах противоположного типапроводимости в первом состоянии. Отсутствие электрического тока в транзисторах первого триггера в первом состоянии предопределяет напряжение на неинвертирующем выходе ууровня логического нуля (фиг. 2).

С инверсного выхода ȳ логического элемента напряжение уровня логической единицы приложено к делителю напряжения на резисторах 24, 25, что поддерживает транзистор 20 в открытом состоянии и определяет его режим. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная емкость (сумма выходной емкости логического элемента и входной емкости нагрузки). Малое сопротивление открытого транзистора 20 уменьшает постоянную времени разряда эквивалентной емкости, тем самым уменьшает время разряда этой емкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных емкостей. С неинвертирующего выхода улогического элемента напряжение уровня логического нуля приложено к делителю напряжения на резисторах 21, 22, что поддерживает транзистор 23 в закрытом состоянии. Кроме того оба делителя напряжения находятся в цепях затворов полевых транзисторов 20 и 23 и их сопротивления являются сравнительно высокоомными. Второй из приведенных факторов приводит к тому, что электрические токи полевых транзисторов 16, 18 в основном замыкаются на внешнюю нагрузку, подключенную к инвертирующему выходу ȳ логического элемента.

В соответствии с четвертой строкой таблицы истинности (фиг. 2) на оба входа х₁,х₂поступают напряжения уровня логической единицы. Оба последовательно включенных полевых транзистора 2, 3 открыты, напряжение на резисторе 4 и на затворе полевого транзистора 6 обеспечивают силу электрического тока этого полевого транзистора и падение напряжения на резисторе 5 достаточное для обеспечения открытого состояния полевого транзистора 14 и второе состояние первоготриггера на транзисторах противоположного типапроводимости. Падение напряжения на резисторе 5 минусом приложено к затвору полевого транзистора 14, а плюсом через резистор 13 к истоку этого транзистора и этим обеспечивается второе состояние триггера на транзисторах противоположного типа проводимости. Сила электрических токов полевых транзисторов 11, 14 этого триггера обеспечивает на внешней нагрузке и на неинвертирующем выходе у логического элемента напряжение уровня логической единицы (фиг. 2).Возросшая сила тока полевого транзистора 6 повышает напряжение на резисторе 7, тогда уменьшается напряжение затвор-исток полевого транзистора 9 и его состояние приближается к пороговому. Сила электрического тока полевого транзистора весьма мала и мало ее влияние через резистор 8 на состояние второго триггера на транзисторах 16, 18 противоположного типа проводимости. В итоге приведенное последнее положение не изменяет приведенное перед этим состояние схемы и напряжение на неинвертирующем выходе у логического элемента. Электрический ток полевого транзистора 14 создает на резисторе 13 напряжение, которое минусом приложено к истоку полевого транзистора 16 с индуцированным каналом p-типа, а плюсом к затвору этого транзистора через резистор 8, что дополнительно поддерживает полевой транзистор 16 в закрытом состоянии, авторой триггер на транзисторах противоположного типапроводимости в первом состоянии. Отсутствие электрического тока в транзисторах второго триггера в первом состоянии предопределяет напряжение на инвертирующем выходе ȳуровня логического нуля (фиг. 2).

С неинвертирующего выхода улогического элемента напряжение уровня логической единицы приложено к делителю напряжения на резисторах 21, 22 и поддерживает транзистор 23 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная емкость. Эта емкость зарядилась в предыдущий период когда на инверсном выходе ȳ значение напряжения равнялось уровню логической единицы. С инверсного выхода ȳлогического элемента напряжение уровня логического нуля через делитель на резисторах 24, 25 прикладывается к затвору транзистора 20 и поддерживает его состояние в районе порогового напряжения, поэтому электрический ток транзисторов 11, 14 в основном замыкается на внешнюю нагрузку, подключенную кна неинвертирующему выходу у логического элемента и почти не ответвляется на делитель из высокоомных резисторов 21, 22.

При переходе от уровня логического нуля одного или двух входных х₁, х₂сигналов (первые три строки таблицы истинности) к уровню логической единицы обоих входных сигналов (четвертая строка таблицы истинности) в переключателе тока возрастает сила электрического тока полевого транзистора 6 в резисторе 7 и уменьшается в этом резисторе сила электрического тока полевого транзистора 9. При переходе от уровня логической единицы двух входных х₁, х₂сигналов к уровню логического нуля одного или двух входных сигналов в переключателе тока уменьшается сила электрического тока полевого транзистора 6 в резисторе 7 и увеличивается в этом резисторе сила электрического тока полевого транзистора 9.Известно, что переключатели тока имеют повышенное быстродействие [например, Гольденберг Л.М. Импульсивные устройства. М.: Радио и связь, 1981, стр. 57 в разделе «Динамические характеристики», абзацы 1,2, … 6].

Таким образом, в триггерном логическом элементеИ/И-НЕ на полевых транзисторах силаэлектрического тока нагрузки и по неинвертирующему выходу у, и по инвертирующему выходу ȳприближается к сумме силы токов двух полевых транзисторов(11, 14и 16, 18), что повышает нагрузочную способность этого логическогоэлемента. В прототипе сила электрического тока нагрузки равна силе тока одного полевого транзистора.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Технический результат: повышение нагрузочной способности триггерного логического элемента И/И-НЕ на полевых транзисторах. Для этого триггерный логический элемент И/И-НЕ на полевых транзисторах содержит десять полевых транзисторов, тринадцать резисторов и два источника постоянного напряжения. Новым является то, что в него введены четыре дополнительных полевых транзистора с индуцированными каналами n-типа, тринадцать резисторов, источник опорного постоянного напряжения и изменено включение элементов. 2 ил.

Триггерный логический элемент И/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, первый и второй полевые транзисторы с индуцированными каналами n-типа, истоки и подложки которых образуют общий вывод, третий полевой транзистор с индуцированным каналом n-типа, сток которого подсоединен к стоку первого полевого транзистора, а подложка подключена к его истоку, четвертый полевой транзистор с индуцированным каналом n-типа, подложка которого подсоединена к его истоку, а сток подключен к стоку второго полевого транзистора, также имеются пятый и шестой полевые транзисторы с индуцированными каналами p-типа, для каждого из них подложка соединена соответственно с его истоком, отличающийся тем, что в него введены четыре дополнительных полевых транзистора с индуцированными каналами n-типа, тринадцать резисторов, источник опорного постоянного напряжения, последовательно между собой включены первый и второй дополнительные полевые транзисторы, затворы которых образуют относительно "земли" первый и второй входы логического элемента, сток первого дополнительного полевого транзистора подсоединен к плюсовому выводу источника питающего постоянного напряжения, подложка первого дополнительного полевого транзистора подключена к его истоку и их общий вывод соединен со стоком второго дополнительного полевого транзистора, подложка последнего полевого транзистора подключена к его истоку и их общий вывод соединен с одним из выводов первого резистора, другой его вывод заземлен, общий вывод первого резистора, истока и подложки второго дополнительного полевого транзистора подсоединен к затвору первого полевого транзистора, второй резистор включен между общим выводом стоков первого и третьего полевых транзисторов и общим выводом стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, третий резистор включен между "землей" и общим выводом истоков и подложек первого и второго полевых транзисторов, четвертый резистор включен между общим выводом стоков второго и четвертого полевых транзисторов и общим выводом второго резистока, стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, один из выводов пятого резистора соединен с общим выводом истока и подложки третьего полевого транзистора, другой вывод этого резистора образует неинвертирующий выход относительно "земли" логического элемента, один из выводов шестого резистора подсоединен к общему выводу второго, четвертого резисторов, стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, другой вывод шестого резистора подключен и к общему выводу истока и подложки пятого полевого транзистора, и к общему выводу истока и подложки шестого полевого транзистора, образуя тем самым с ними общий вывод, затвор пятого полевого транзистора соединен с общим выводом второго резистора, стоков первого и третьего полевых транзисторов, сток пятого полевого транзистора подключен к затвору третьего полевого транзистора и их общий вывод подсоединен к одному из выводов седьмого резистора, другой вывод этого резистора соединен с общим выводом пятого резистора и вывода неинвертирующего выхода логического элемента, затвор шестого полевого транзистора подключен к общему выводу четвертого резистора и стоков второго и четвертого полевых транзисторов, сток шестого полевого транзистора соединен с затвором четвертого транзистора и их общий вывод подключен к одному из выводов восьмого резистора, другой его вывод образует вывод неинвертирующего выхода относительно "земли" логического элемента, девятый резистор включен между общим выводом истока, подложки четвертого полевого транзистора и общим выводом восьмого резистора и вывода инвертирующего выхода логического элемента, сток третьего дополнительного полевого транзистора соединен с общим выводом пятого, седьмого резисторов и вывода неинвертирующего выхода логического элемента, подложка последнего полевого транзистора подключена к его истоку и их общий вывод заземлен, параллельно третьему дополнительному полевому транзистору подсоединены последовательно включенные десятый и одиннадцатый резисторы, сток четвертого дополнительного полевого транзистора подключен к общему выводу восьмого, девятого резисторов и вывода инвертирующего выхода логического элемента, подложка последнего полевого транзистора соединена с его истоком и их общий вывод заземлен, параллельно четвертому дополнительному полевому транзистору подключены последовательно соединенные двенадцатый и тринадцатый резисторы, общий вывод последних двух резисторов подсоединен к затвору третьего дополнительного полевого транзистора, затвор четвертого дополнительного полевого транзистора соединен с общим выводом десятого и одиннадцатого резисторов, плюсовой вывод источника опорного постоянного напряжения подключен к затвору второго полевого транзистора, минусовый вывод этого источника заземлен.