УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ С КОРРЕКЦИЕЙ ОДИНОЧНЫХ ОШИБОК И ОБНАРУЖЕНИЕМ ДВОЙНЫХ ОШИБОК Российский патент 2024 года по МПК G06F11/08 G11C29/42 

Устройство хранения информации с коррекцией одиночных ошибок и обнаружением двойных ошибок относится к вычислительной технике и может быть использовано для повышения отказоустойчивости запоминающих устройств.

Известно устройство памяти с коррекцией одиночных ошибок и обнаружением двойных ошибок на основе модифицированного кода Хемминга (Я.А. Хетагуров, Ю.П. Руднев Повышение надежности цифровых устройств методами избыточного кодирования. М.: Энергия, 1974. С. - 28), представленного проверочной матрицей для кода (16, 11), которая, с целью обнаружения двойных ошибок, включает общую проверку на четность информационных и проверочных разрядов.

Недостатком устройства является отсутствие возможности обнаруживать и корректировать ошибки при считывании информации с инверсных выходов статического запоминающего устройства.

Наиболее близким по техническому решению является устройство хранения и считывания информации с коррекцией одиночных ошибок, на основе кода позволяющего корректировать одиночные ошибки при считывании информации с прямых и инверсных выходов запоминающего устройства (Положительное решение по заявке на изобретение №2023112652/28(026909) от 16.05.2023 г.), содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, первый блок элементов И, выходы которого являются выходами устройства, первый блок элементов ИЛИ, элемент И, выход которого является выходом устройства «ошибка» вход установки в нулевое состояние, вход записи, адресные входы, информационные входы, вход считывания прямых значений информационных разрядов, вход синхронизации, подключенные соответственно с первого по шестой входам узла памяти отличающееся тем, что он дополнительно содержит второй блок элементов И, третий блок элементов И, второй блок элементов ИЛИ, вход считывание инверсных значений информационных разрядов, причем входной блок кодирования, при записи информации в узел памяти, для двенадцати информационных разрядов, формирует значения проверочных разрядов по правилу:

выходной блок кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

вход считывание инверсных значений информационных разрядов подключен к седьмому входу узла памяти и к первому входу второго блока элементов И, второй вход которого подключен к первым выходам узла памяти, а выходы подключены к первым входам второго блока элементов ИЛИ, вход считывание прямых значений информационных разрядов подключен к первому входу третьего блока элементов И, вторые входы которого подключены к вторым выходам узла памяти, а выходы подключены к первым входам корректора и к входам выходного блока кодирования через второй блок элементов ИЛИ, третьи выходы узла памяти подключены к вторым входам корректора и к первым входам блока вычисления синдрома ошибки вторые входы которого подключены к выходам входного блока кодирования, а выходы подключены к входам дешифратора и к входам первого блока элементов ИЛИ, выходы дешифратора подключены к третьим входам корректора, выходы которого подключены к первым входа первого блока элементов И, выход первого блока элементов ИЛИ подключен к первому входу элемента И, второй вход элемента И и второй вход первого блока элементов И подключены к входу синхронизации.

Недостатком устройства является невозможность корректировать одиночные ошибки и обнаруживать двойные ошибки при считывании информации с его инверсных выходов, при нечетном числе информационных разрядов и нечетном количестве единиц в строках информационной части проверочной матрицы кода.

Задачей изобретения является повышение достоверности функционирования устройства за счет коррекции одиночных ошибок обнаружения двойных ошибок при считывании информации с его инверсных выходов, при нечетном числе информационных разрядов и нечетном количестве единиц в строках информационной части проверочной матрицы кода.

Сущность изобретения заключается в том, что устройство хранения информации с коррекцией одиночных ошибок и обнаружением двойных ошибок, содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, выходы которого являются выходами устройства, блок элементов ИЛИ, элемент И, выход которого является выходом устройства «двойная ошибка», вход установки в нулевое состояние, вход записи, адресные входы, информационные входы, вход считывания прямых значений информационных разрядов, вход считывания инверсных значений информационных разрядов, вход синхронизации, подключенные соответственно с первого по седьмой входам узла памяти, входы входного блока кодирования подключены к информационным входам, а выходы подключены к восьмым входам узла памяти, первые входы блока элементов И и элемента И подключены к входу синхронизации, прямые и инверсные выходы узла памяти подключены к входам блока элементов ИЛИ, выходы которого подключены к первым входам корректора и к первым входам выходного блока кодирования, вторые входы выходного блока кодирования подключены к выходам проверочных разрядов узла памяти, а выходы подключены к первым входам блока вычисления синдрома ошибки, выходы которого подключены к входам дешифратора, выходы дешифратора подключены к вторым входам корректора, а выход «двойная ошибка» подключен к второму входу элемента И, отличающееся тем, что дополнительно содержит блок элементов неравнозначности, первые входы которого подключен к выходам проверочных разрядов узла памяти, второй вход подключен к входу считывания инверсных значений информационных разрядов, а выходы подключены к вторым входам блока вычисления синдрома ошибки и к третьим входам корректора, выходы корректора подключены к вторым входам блока элементов И, входной блок кодирования формируют значения проверочных разрядов и проверки на четность для прямых значений информационных разрядов в соответствии с проверочной матрицей кода по правилу:

выходной блок кодирования, при считывании прямых значений информационных разрядов с узла памяти, формирует значения проверочных разрядов по правилу:

если кодовый набор содержит нечетное число информационных разрядов, то при считывании с узла памяти инверсных значений информационных разрядов и значений проверочных разрядов, на второй вход блока элементов неравнозначности подается единичное значение сигнала z, обеспечивающие инвертирование, считываемого значения разряда проверки на четность и считываемых значений проверочных разрядов для которых строки информационной части проверочной матрицы содержат нечетное количество единиц: блоком вычисления синдрома ошибки осуществляется поразрядное сложение по mod2 считываемых значений проверочных разрядов, поступающих с выходов блока элементов неравнозначности с значениями проверочных разрядов, сформированных выходным блоком кодирования:

Устройство хранения и информации с коррекцией одиночных ошибок и обнаружением двойных ошибок (фиг. 1) содержит узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 вычисления синдрома ошибки, дешифратор 5, корректор 6, блок 7 элементов И, блок 8 элементов ИЛИ, элемент 9 И, блок 10 элементов неравнозначности, вход 11 установки в нулевое состояние, вход 12 записи, адресные входы 13, информационные входы 14, вход 15 считывания прямых значений информационных разрядов, вход 16 считывание инверсных значений информационных разрядов, вход 17 синхронизации, выходы 18 устройства, выход 19 «двойная ошибка».

Вход 11 установки в нулевое состояние, вход 12 записи, адресные входы 13, информационные входы 14, вход 15 считывания прямых значений информационных разрядов, вход 16 считывания инверсных значений информационных разрядов, вход 17 синхронизации, подключенные соответственно с первого по седьмой входам узла 1 памяти, входы входного блока 2 кодирования подключены к информационным входам 14, а выходы подключены к восьмым входам узла 1 памяти, первые входы блока 7 элементов И и элемента И подключены к входу 17 синхронизации, прямые и инверсные выходы узла 1 памяти подключены к входам блока 8 элементов ИЛИ, выходы которого подключены к первым входам корректора 6 и к первым входам выходного блока 3 кодирования, вторые входы выходного блока 3 кодирования подключены к выходам проверочных разрядов узла 1 памяти, а выходы подключены к первым входам блока 4 вычисления синдрома ошибки, выходы которого подключены к входам дешифратора 5, выходы дешифратора 5 подключены к вторым входам корректора 6, а выход «двойная ошибка» подключен к второму входу элемента И 9, отличающееся тем, что дополнительно содержит блок 10 элементов неравнозначности, первые входы которого подключен к выходам проверочных разрядов узла 1 памяти, второй вход подключен к входу 16 считывания инверсных значений информационных разрядов, а выходы подключены к вторым входам блока 4 вычисления синдрома ошибки и к третьим входам корректора 6, выходы корректора 6 подключены к вторым входам блока 7 элементов И, входной блок 2 кодирования формируют значения проверочных разрядов и проверки на четность для прямых значений информационных разрядов в соответствии с проверочной матрицей кода по правилу:

выходной блок 3 кодирования, при считывании прямых значений информационных разрядов с узла памяти, формирует значения проверочных разрядов по правилу: если кодовый набор содержит нечетное число информационных разрядов, то при считывании с узла 1 памяти инверсных значений информационных разрядов и значений проверочных разрядов, на второй вход блока 10 элементов неравнозначности подается единичное значение сигнала z, обеспечивающие инвертирование, считываемого значения разряда проверки на четность и считываемых значений проверочных разрядов для которых строки информационной части проверочной матрицы содержат нечетное количество единиц: блоком 4 вычисления синдрома ошибки осуществляется поразрядное сложение по mod2 считываемых значений проверочных разрядов, поступающих с выходов блока 10 элементов неравнозначности с значениями проверочных разрядов, сформированными выходным блоком 10 кодирования:

Узел 1 памяти представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов: полученных при кодировании исходной информации.

Для считывания прямых значений информационных разрядов по указанному адресу, подается сигнал на вход 15, а для считывания инверсных значений информационных разрядов подается сигнал на вход 16.

Считываемые прямые и инверсные значения информационных разрядов поступают на входы блока 8 элементов ИЛИ.

Входной блок 2 кодирования формируют значения проверочных разрядов и проверки на четность прямых значений информационных разрядов в соответствии с проверочной матрицей кода по правилу:

Выходной блок 3 кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

Примечание. При четном числе информационных разрядов и четном числе единиц информационной части проверочной матрицы рассматриваемого кода, в отличии от известных алгебраических линейных кодов, проверочные разряды имеют одинаковые значения для прямых и инверсных значений информационных разрядов.

Блоком 4 вычисления синдрома ошибки осуществляется поразрядное сложение по mod2 считываемых значений проверочных разрядов, поступающих с выходов блока 10 элементов неравнозначности с значениями проверочных разрядов, сформированными выходным блоком 10 кодирования:

Нулевой результат суммы свидетельствует об отсутствии ошибки, и ее наличии в противном случае.

Значения синдромов ошибок для рассматриваемого кода, при возникновении одиночной ошибки, представлены в таблице 1.

При возникновении одиночной ошибки, при считывании информации с узла 1 памяти, в результате сравнения значения считываемой проверки на четность одновременно информационных и проверочных разрядов с значением проверки на четность сформированной относительно принятой информации, получим единичное значение. При возникновении двойной ошибки в разрядах синдрома ошибки имеем единичные значения, а проверка на четность принимает нулевое значение.

Блоком 10 элементов неравнозначности, для нечетного числа информационных разрядов, при считывании с узла 1 памяти инверсных значений информационных разрядов и значений проверочных разрядов, обеспечивается инвертирование, считываемого значения разряда проверки на четность и считываемых значений проверочных разрядов для которых строки информационной части проверочной матрицы содержат нечетное количество единиц: при поступлении единичного значения управляющего сигнала z.

Дешифратор 5, при возникновении одиночной ошибки, в соответствии с значением синдрома ошибки, поступающим с выходов блока 4 вычисления, формирует единичное значение сигнала на одном из своих выходов. При возникновении дойной ошибки, синдром ошибки содержит единичные значения сигналов, а сравнение проверок на четность кодовых наборов имеет нулевое значение. Выход дешифратора «двойная ошибка» подключен к второму входу элемента И9.

Корректор 6 содержи число сумматоров по mod2 равное числу разрядов кодового набора. Первые входы сумматоров mod2 подключены к выходам информационных и проверочных разрядов, а вторые входы подключены к выходам дешифратора 5. При возникновении единичного сигнала на одном из выходов дешифратора 5 происходит инвертирование соответствующего разряда кодового набора.

Считывание выходной информации с выходов 18 устройства проводится при поступлении сигнала с входа 17 синхронизации на второй вход блока 7 элементов И и второй вход элемента 9И.

Устройство работает следующим образом. Перед началом работы устройства, на вход 11 "Установки в нулевое состояние" подается единичный сигнал, который переводит элементы памяти в узле 1 памяти в нулевое состояние.

При записи информации в узел 1 памяти, подается единичный сигнал на вход 12 записи, адресные входы 13 и информационные входы 14.

Например, имеем 11-разрядное слово памяти (нумерация информационных разрядов осуществляется слева направо, а проверочных разрядов справа налево): А=00000000110. В результате кодирования, поступающей информации входным блоком 2 кодирования, в узле 1 памяти запишется кодовый набор: A_K=00000000110 01011.

При считывании прямых значений информационных разрядов, на вход 15 и адресные входы 13 подаются соответствующие значения входных сигналов. При отсутствии ошибок, прямые значения информационных разрядов поступают на вход выходного блока 3 кодирования, который формирует значения проверочных разрядов относительно считываемой информации: 01011 и значение проверки на четность считываемых с узла 1 памяти информационных и проверочных разрядов, которое, в данном случае, равно единице. На вход блока 10 элементов неравнозначности поступают значения проверочных разрядов: 01011 и значение проверки на четность кодового набора, имеющее единичное значение. При поразрядном сложении по mod2 блоком 4 вычисления синдрома ошибки считываемых и сформированных значений проверочных разрядов и значения проверки на четность кодовых наборов получим синдром ошибки, имеющий в своих разрядах нулевые значения сигналов.

Так как, сформированные проверочные разряды и считываемые проверочные разряды имеют одинаковые значения, то информация поступает на выход устройства без коррекции.

Допустим, что произошла ошибка в первом информационном разряде, тогда присчитывании прямого значения кодового набора получим результат: 1^* 0000000110 01011 1. В этом случае, выходной блок 3 кодирования, сформирует значение проверки на четность, которое принимает единичное значение и значения проверочных разрядов: 00110. В результате поразрядного сложения по mod2 блоком 4 вычисления синдрома ошибки значений считываемой и сформированной проверки на четность получим единичное значение сигнала, а при сложении считываемых и сформированных значений проверочных разрядов получим значение синдрома ошибки равное: 01101 1, что свидетельствует о возникновении ошибки в первом информационном разряде. На первом выходе дешифратора 5 появится единичное значение сигнала, обеспечивающего исправление корректором 6 значения первого информационного разряда.

Допустим, что произошла ошибка в первом и втором информационных разрядах, тогда присчитывании прямого значения кодового набора получим результат: 1^* 1^* 000000110 01011 1. В этом случае, выходной блок 3 кодирования, сформирует значения проверочных разрядов: 01101 и значение проверки на четность равное единице. В результате поразрядного сложения по mod2 блоком 4 вычисления синдрома ошибки считываемых и сформированных значений проверочных разрядов получим значение синдрома ошибки равное: 00110 0, Наличие единичных значений сигналов при сложении принятых и сформированных значений проверочных разрядов и нулевого значения сигнала при сравнении принятой и сформированной проверки на четность, свидетельствует о возникновении двойной ошибки.

На выходе дешифратора 5 появится единичное значение сигнала, поступающего на второй вход элемента И9. При поступлении синхроимпульса на вход 17 синхронизации на выходе 19 устройства появляется сигнал «двойная ошибка».

При считывании инверсных значений информационных разрядов, для рассматриваемого кодового набора, на входе 16 появится единичное значение сигнала z. И обеспечивается считывание информации по указанному адресу. При отсутствии ошибок, с узла 1 памяти будет считан кодовый набор: A_KИ=11111111001 01011 1. Выходным блок 3 кодирования формируется значение проверки на четность принятого кодового набора, которое принимает нулевое значение.

Блоком 10 элементов неравнозначности осуществляется инвертирование считываемого значения проверки на четность, которое также принимает нулевое значение и инвертирование считываемых значений второго, третьего и пятого проверочных разрядов. В результате, на выходе блока 10 элементов неравнозначности, получим значения проверочных разрядов: 11101.

Одновременно, выходным блоком 3 кодирования осуществляется формирование проверочных разрядов для инверсных значений информационных разрядов, которые принимают значения: 11101.

Так как, сформированные и считываемые проверочные разряды имеют одинаковые значения, то синдром ошибки имеет нулевые значения, информация поступает на выход устройства без коррекции.

Допустим, что произошла ошибка в первом информационном разряде, тогда присчитывании прямого значения кодового набора получим результат: A_КИ=0 1111111001 01011 1. В этом случае, выходной блок 3 кодирования, сформирует значение проверки на четность, которое принимает единичное значение и значения проверочных разрядов: 10000. В результате поразрядного сложения по mod2 блоком 4 вычисления синдрома ошибки значений считываемой и сформированной проверки на четность получим единичное значение сигнала. В результате инвертирования блоком 10 элементов неравнозначности считываемых с узла 1 памяти значений второго, третьего и пятого проверочных разрядов получим результат: 11101.

При сложении считываемых и сформированных значений проверочных разрядов блоком 4 вычисления синдрома ошибки, получим значение синдрома ошибки равное: 01101 1, что свидетельствует о возникновении ошибки в первом информационном разряде. На первом выходе дешифратора 5 появится единичное значение сигнала, обеспечивающего исправление корректором 6 значения первого информационного разряда.

Аналогичным образом устройство работает при записи, считывании и коррекции произвольных кодовых наборов.

Таким образом, в предлагаемом устройстве хранения информации осуществляется повышение его отказоустойчивости на основе корректирующего кода, для нечетного числа информационных разрядов и наличия нечетного количества единиц в строках информационной части проверочной матрицы, за счет коррекции одиночных ошибок и обнаружения двойных ошибок, при считывании информации с прямых и инверсных выходов узла памяти.

Изобретение относится к устройству хранения информации с коррекцией одиночных ошибок и обнаружением двойных ошибок. Технический результат заключается в повышении отказоустойчивости устройства. Устройство содержит соединенные между собой узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, блок элементов ИЛИ, элемент И, вход установки в нулевое состояние, вход записи, адресные входы, информационные входы, вход считывания прямых значений информационных разрядов, вход считывания инверсных значений информационных разрядов, вход синхронизации, также дополнительно содержит блок элементов неравнозначности, при этом входной блок кодирования формирует значения проверочных разрядов и проверки на четность для прямых значений информационных разрядов в соответствии с проверочной матрицей кода по определенному правилу, а выходной блок кодирования, при считывании прямых значений информационных разрядов с узла памяти, формирует значения проверочных разрядов по определенному правилу. 1 ил., 1 табл.

Устройство хранения информации с коррекцией одиночных ошибок и обнаружением двойных ошибок, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, выходы которого являются выходами устройства, блок элементов ИЛИ, элемент И, выход которого является выходом устройства «двойная ошибка», вход установки в нулевое состояние, вход записи, адресные входы, информационные входы, вход считывания прямых значений информационных разрядов, вход считывания инверсных значений информационных разрядов, вход синхронизации, подключенные соответственно с первого по седьмой входы узла памяти, входы входного блока кодирования подключены к информационным входам, а выходы подключены к восьмым входам узла памяти, первые входы блока элементов И и элемента И подключены к входу синхронизации, прямые и инверсные выходы узла памяти подключены к входам блока элементов ИЛИ, выходы которого подключены к первым входам корректора и к первым входам выходного блока кодирования, вторые входы выходного блока кодирования подключены к выходам проверочных разрядов узла памяти, а выходы подключены к первым входам блока вычисления синдрома ошибки, выходы которого подключены к входам дешифратора, выходы дешифратора подключены к вторым входам корректора, а выход «двойная ошибка» подключен к второму входу элемента И, отличающееся тем, что дополнительно содержит блок элементов неравнозначности, причем первые входы которого подключены к выходам проверочных разрядов узла памяти, второй вход подключен к входу считывания инверсных значений информационных разрядов, а выходы подключены к вторым входам блока вычисления синдрома ошибки и к третьим входам корректора, выходы корректора подключены к вторым входам блока элементов И, входной блок кодирования формирует значения проверочных разрядов и проверки на четность для прямых значений информационных разрядов в соответствии с проверочной матрицей кода по правилу:

выходной блок кодирования, при считывании прямых значений информационных разрядов с узла памяти, формирует значения проверочных разрядов по правилу:

,

если кодовый набор содержит нечетное число информационных разрядов, то при считывании с узла памяти инверсных значений информационных разрядов и значений проверочных разрядов на второй вход блока элементов неравнозначности подается единичное значение сигнала z, обеспечивающее инвертирование считываемого значения разряда проверки на четность и считываемых значений проверочных разрядов , для которых строки информационной части проверочной матрицы содержат нечетное количество единиц: блоком вычисления синдрома ошибки осуществляется поразрядное сложение по mod2 считываемых значений проверочных разрядов, поступающих с выходов блока элементов неравнозначности со значениями проверочных разрядов, сформированных выходным блоком кодирования: