ТРИГГЕРНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ Российский патент 2025 года по МПК H03K19/20 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен логический элемент ИЛИ/ИЛИ-НЕ [Гольденберг Л.М. Импульсные устройства. – М.: Радио и связь, 1981, стр. 54, рис. 2.29,б], содержащий семь транзисторов, два диода, восемь резисторов и источник постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению его нагрузочной способности.

Наиболее близким по технической сущности является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. – М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению его нагрузочной способности.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ.

Это достигается тем, что в триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый, второй и третий n-p-n транзисторы, первый резистор, включенный между общим выводом коллекторов первых трех транзисторов и плюсовым выводом источника постоянного питающего напряжения, второй резистор, включенный между общим выводом эмиттеров первых трех транзисторов и "землей", выводы баз второго и третьего транзисторов образуют относительно "земли" два входа логического элемента для реализации логических операций ИЛИ и ИЛИ-НЕ, последовательно включены третий резистор и n-p-n четвертый транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и плюсового вывода источника питающего постоянного напряжения, эмиттер четвертого транзистора подключен к общему выводу эмиттеров трех первых транзисторов и второго резистора, а его база – к плюсовому выводу источника опорного постоянного напряжения, минусовой вывод этого источника заземлен, последовательно включенные n-p-n пятый транзистор и четвертый резистор, а также последовательно включенные n-p-n шестой транзистор и пятый резистор, введены пять дополнительных транзисторов и шесть дополнительных резисторов, последовательно между собой включены первый дополнительный резистор, первый дополнительный p-n-p транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подсоединен к общему выводу первого, второго резисторов и плюсового вывода источника питающего постоянного напряжения, база первого дополнительного транзистора подключена к общему выводу первого резистора и коллекторов первого, второго, третьего и пятого транзисторов, общий вывод коллектора первого дополнительного транзистора и второго дополнительного резистора подключен к базе пятого транзистора, свободный вывод второго дополнительного резистора соединен со свободным выводом четвертого резистора и их общий вывод образует относительно "земли" первый выход логического элемента, последовательно включены второй дополнительный p-n-p транзистор и третий дополнительный резистор, эмиттер второго дополнительного транзистора подсоединен к общему выводу эмиттера первого дополнительного транзистора и первого дополнительного резистора, база второго дополнительного транзистора подключена и к общему выводу третьего резистора и коллектора четвертого транзистора, а также к коллектору шестого транзистора, общий вывод коллектора второго дополнительного транзистора и третьего дополнительного резистора соединен с базой шестого транзистора, свободный вывод третьего дополнительного резистора подключен к свободному выводу пятого резистора и их общий вывод образует относительно "земли" второй выход логического элемента, коллектор третьего дополнительного n-p-n транзистора соединен с общим выводом четвертого, второго дополнительного резисторов и вывода первого выхода логического элемента, эмиттер его заземлен, а база подсоединена к одному из выводов четвертого дополнительного резистора, другой его вывод подключен к общему выводу пятого, третьего дополнительного резисторов и вывода второго выхода логического элемента, коллектор четвертого дополнительного n-p-n транзистора подсоединен к общему выводу пятого, третьего дополнительного, четвертого дополнительного резисторов и вывода второго выхода логического элемента, эмиттер его заземлен, а база подсоединена к одному из выводов пятого дополнительного резистора, другой его вывод подключен к общему выводу четвертого, второго дополнительного резисторов, вывода первого выхода логического элемента и коллектора третьего дополнительного транзистора, коллектор пятого дополнительного двухэмиттерного n-p-n транзистора подсоединен к базе первого транзистора, два вывода эмиттеров этого транзистора образуют относительно "земли" два входа логического элемента для реализации логических операций И и И-НЕ, а база подключена к одному из выводов шестого дополнительного резистора, другой его вывод соединен с общим выводом первого, третьего, первого дополнительного резисторов и плюсового вывода источника питающего постоянного напряжения.

Сущность изобретения поясняется схемой триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ (фиг. 1), таблицей истинности для логических операций ИЛИ и ИЛИ-НЕ (фиг. 2), и таблицей истинности для логических операций И и И-НЕ (фиг. 3).

В триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ минусовый вывод источника 1 питающего постоянного напряжения соединен с общей шиной и заземлен. Резистор 2 включен между полюсовым выводом источника 1 питающего постоянного напряжения и базой двухэмиттерного n-p-n транзистора 3. Два вывода эмиттеров этого транзистора образуют относительно "земли" два входа х₁ и х₂ логического элемента для реализации логических операций И и И-НЕ. Последовательно соединены резистор 4, n-p-n транзистор 5 и резистор 6. Свободный вывод резистора 4 подсоединен к общему выводу резистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. База транзистора 5 подключена к коллектору транзистора 3. Свободный вывод резистора 6 заземлен. Параллельно транзистору 5 включены n-p-n транзисторы 7 и 8. Выводы баз последних двух транзисторов образуют относительно "земли" два входа Х₁ и Х₂ логического элемента для реализации логических операций ИЛИ и ИЛИ-НЕ. Последовательно включены резистор 9 и n-p-n транзистор 10. Свободный вывод резистора 9 подсоединен к общему выводу резисторов 2, 4 и плюсового вывода источника 1 питающего постоянного напряжения. Эмиттер транзистора 10 соединен с общим выводом резистора 6 и эмиттеров транзисторов 5, 7 и 8. База транзистора 10 подключена к плюсовому выводу источника 11 опорного постоянного напряжения, минусовый вывод этого источника заземлен.

Последовательно включены n-p-n транзистор 12, резистор 13 и n-p-n транзистор 14. Коллектор транзистора 12 подсоединен к общему выводу резистора 4 и коллекторов транзисторов 5, 7 и 8. Общий вывод резистора 13 и коллектора транзистора 14 образует относительно "земли" первый выход у₁ логического элемента. Эмиттер транзистора 14 заземлен. К базе этого транзистора подключен один из выводов резистора 15. Последовательно включены резистор 16, p-n-p транзистор 17 и резистор 18. Свободный вывод резистора 16 подсоединен к общему выводу резисторов 2, 4, 9 и плюсового вывода источника 1 питающего постоянного напряжения. База транзистора 17 соединена с общим выводом резистора 4 и коллекторов транзисторов 5, 7, 8, 12. Общий вывод коллектора транзистора 17 и резистора 18 подключен к базе транзистора 12. Свободный вывод резистора 18 подсоединен к общему выводу резистора 13, коллектору транзистора 14 и первого выхода у₁ логического элемента. Последовательно включены p-n-p транзистор 19 и резистор 20. Эмиттер транзистора 19 подсоединен к общему выводу резистора 16 и эмиттера транзистора 17. База транзистора 19 соединена с общим выводом резистора 9 и коллектора транзистора 10. Свободный вывод резистора 20 подключен к свободному выводу резистора 15 и их общий вывод образует относительно "земли" второй выход у₂ логического элемента. Один из выводов резистора 21 подсоединен к общему выводу резисторов 13, 18, коллектора транзистора 14 и первого выхода у₁ логического элемента. Последовательно включены n-p-n транзистор 22, резистор 23 и n-p-n транзистор 24. Коллектор транзистора 22 соединён с общим выводом резистора 9, коллектора транзистора 10 и базы транзистора 19. База транзистора 22подключена к общему выводу коллектора транзистора 19 и резистора 20. Общий вывод резистора 23 и коллектора транзистора 24 подсоединен к общему выводу резисторов 15, 20 и второго выхода у₂ логического элемента. База транзистора 24 соединена со свободным выводом резистора 21, а эмиттер этого транзистора заземлен.

На фиг. 1 часть схемы на транзисторах 12, 17 является первым триггером на транзисторах противоположного типа проводимости. Часть схемы на транзисторах 19, 22 является вторым таким триггером. Резистор 16 входит и в первый и во второй триггеры и его можно называть общеэмиттерным резистором. Часть схемы на транзисторах 5, 7, 8 и 10представляет собой переключатель тока. Резистор 4 входит и в переключатель тока и в первый триггер на транзисторах противоположного типа проводимости. Резистор 9 входит и в состав переключателя тока, и в состав второго триггера на транзисторах противоположного типа проводимости.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).

Триггер на транзисторах 12, 17 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 4 и 18 нулевые значения напряжения. Они прикладываются к базам транзисторов 12, 17 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 12 и 17 открыты, их электрические токи создают напряжения? в том числе на резисторах 4 и 18 больше пороговых напряжений этих транзисторов по абсолютной величине и по значениям, поддерживают транзисторы 12, 17 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на транзисторах 19 и 22 противоположного типа проводимости.

Для пояснения работы логического элемента вначале используем таблицу истинности для логических операций ИЛИ и ИЛИ-НЕ (фиг. 2) при х₁ = х₂ = 0, где х₁, х₂, Х₁, Х₂ – условное отображение входных сигналов, у₁, у₂ – условное отображение сигналов относительно "земли" на первом и втором выходах логического элемента и N – номер строки по порядку. Для упомянутых логических операций ИЛИ и ИЛИ-НЕ первый выход является неинвертирующим у₁ = у, а второй выход – инвертирующим . При х₁ = х₂ = 0 оба базо-эмиттерных перехода транзистора 3 являются открытыми и проводят электрический ток. Значение падения напряжения на этих переходах является весьма малым, как на открытых диодах. Базо-коллекторный переход транзистора 3 тоже открыт и по той же причине на нем малое падение напряжение. Тогда малыми являются напряжение на базе транзистора 5 и сила тока коллектора этого транзистора. От этого тока мало напряжение на резисторе 4, и оно не влияет на состояние триггера на транзисторах 12, 17 противоположного типа проводимости. В соответствии с первой строкой таблицы истинности (фиг. 2) на оба выхода Х₁ и Х₂ логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние транзисторов 7 и 8 в районе их пороговых напряжений. Тогда значение силы электрического тока через резистор 4 весьма мало, малым является значение напряжения на этом резисторе, меньше напряжения порога срабатывания триггера, не влияет на состояние триггера на транзисторах 12 и 17 противоположного типа проводимости и не может его перевести во второе состояние. Значение напряжения источника 11 опорного постоянного напряжения выбрано таким, чтобы обеспечивать транзистор 10 в открытом состоянии в изложенном выше состоянии схемы, обеспечивать требующееся значение силы коллекторного тока транзистора 10, соответственно требующееся значение напряжения на резисторе 9, чтобы перевести транзистор 19 и триггер на транзисторах 19 и 22 противоположного типа проводимости во второе состояние с учетом того, что напряжение на резисторе 9 минусом приложено к базе p-n-p транзистора 19, а плюсом через резистор 16 к эмиттеру этого транзистора 19. Электрические токи двух транзисторов 19 и 22 второго триггера на транзисторах противоположного типа проводимости во втором состоянии формируют электрический ток внешней нагрузки и обеспечивают на выходеу₂ логического элемента напряжение уровня логической единицы. До этого напряжения зарядится эквивалентная паразитная емкость на втором выходе логического элемента. Эквивалентную паразитную емкость составляют выходная емкость второго выхода и входная емкость нагрузки на этом выходе. Эмиттерный ток транзистора 19 создает на резисторе 16 падение напряжения, которое плюсом приложено через резистор 4 к базе p-n-p транзистора 17, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 12, 17. Нулевое значение силы электрического тока транзисторов первого триггера на транзисторах противоположного типа проводимости создаёт на первому₁ логического элемента напряжение уровня логического нуля (фиг. 2).

Со второго выхода у₂ логического элемента напряжение уровня логической единицы приложено к резистору 15, которое поддерживает транзистор 14 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная емкость (сумма выходной емкости логического элемента по первому выходу у₁и входной емкости нагрузки). Малое сопротивление открытого транзистора 14 уменьшает постоянную времени разряда эквивалентной паразитной емкости, тем самым уменьшает время разряда этой емкости и в результате заметно не уменьшается быстродействие схемы из-за имеющихся паразитных емкостей. С первого выхода у₁ напряжение уровня логического нуля приложено к резистору 21, поэтому состояние транзистора 24 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала и электрический ток транзисторов 19, 22 почти полностью замыкается на внешнюю нагрузку, подключенную ко второму выходу у₂.

В соответствии с 2 - 4 строками таблицы истинности (фиг. 2) на один из входов логического элемента или на оба его входа Х₁, Х₂ подаётся напряжение уровня логической единицы и сила электрического тока через резисторы 4, 6 от одного или двух транзисторов 7, 8 имеет повышенное значение. Соответственно повышаются значения напряжений на резисторах 4, 6. Последнее приводит к уменьшению напряжения между базой и эмиттером транзистора 10, так как напряжения источника 11 и на резисторе 6 включены встречно, первое из них остается неизменным, а второе существенно возрастает. Это приводит к пороговому состоянию транзистор 10 и к весьма малому значению и его силы коллекторного тока и напряжения на резисторе 9. Малое напряжение на резисторе 9 не влияет на состояние транзистора 19, на состояние второго триггера на транзисторах противоположного типа проводимости и не может перевести его во второе состояние. Повышенное значение напряжения на резисторе 4 минусом приложено к p-n-p транзистору 17 и должно обеспечивать его открытое состояние и соответственно второе состояние триггера на транзисторах 12, 17. Электрические токи этих транзисторов создают на внешней нагрузке первого выходау₁напряжение уровня логической единицы. До этого напряжения зарядится эквивалентная паразитная емкость. Напряжение на резисторе 16 плюсом приложено базе p-n-p транзистора 19 через резистор 9, а минусом – к эмиттеру этого транзистора. Это напряжение дополнительно обеспечивает состояние транзистора 19 в районе порогового напряжения и в итоге первое состояние триггера на транзисторах 19, 22 противоположного типа проводимости. В результате на втором у₂ выходе логического элемента имеется напряжение уровня логического нуля.

С первого выхода у₁ логического элемента напряжение уровня логической единицы приложено к резистору 21 и поддерживает транзистор 24 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная емкость. Эта емкость зарядилась в предыдущий период, когда на втором выходе у₂ значение напряжения равнялось уровню логической единицы. Со второго выхода у₂логического элемента напряжение уровня логического нуля через резистор 15 прикладывается к базе транзистора 14 и поддерживает его состояние в районе порогового напряжения, поэтому электрический ток транзисторов 12, 17 почти полностью замыкается на внешнюю нагрузку, подключенную к первому выходу у₁.

Далее для пояснения работы логического элемента обратимся к таблице истинности для логических операций И и И-НЕ (фиг. 3) при Х₁ = Х₂ = 0. Для таких операций, как и ранее, первый выход является неинвертирующим у₁ = у, а второй выход – инвертирующим . При Х₁ = Х₂ = 0 состояние транзисторов 7 и 8 в районе их порогового напряжения, сила их коллекторных токов весьма мала, от этих токов на резисторе 4 напряжение является настолько малым, что не влияет на состояние триггера на транзисторах 12, 17 и не может перевести его во второе состояние. В соответствии с первыми тремя строками таблицы истинности на фиг. 3 на один или на оба его входа х₁, х₂ подаётся напряжение уровня логического нуля, тогда оба или один базо-эмиттерный переход транзистора 3 открыт и на нем малое значение напряжения, как на открытом диоде. Базо-коллекторный переход транзистора 3 тоже открыт и на нем малое падение напряжения. В результате состояние транзистора 5 в районе его порогового напряжения. Его малое значение силы тока создает на резисторе 4 малое напряжение, которое не влияет на состояние триггера на транзисторах 12, 17 и не может перевести его во второе состояние.

Близкие к нулю силы электрических токов транзисторов 12 и 17 первого триггера на транзисторах противоположного типа проводимости в первом состоянии обеспечивают на первом выходе у₁ напряжение уровня логического нуля. Как уже выше отмечалось, что в имеющемся состоянии схемы значение напряжения источника 11 и значения сопротивлений 6, 9 выбраны так, что транзистор 19 в открытом состоянии, а второй триггер на транзисторах 19, 22 во втором состоянии с учетом того, что минусовой вывод напряжения на резисторе 9 приложен к базе p-n-p транзистора 19, а плюсовой вывод через резистор 16 к его эмиттеру. Электрические токи двух транзисторов второго триггера обеспечивают на втором выходе у₂ напряжение уровня логической единицы. До этого напряжения заряжена эквивалентная паразитная емкость. Также оно через резистор 15 поддерживает транзистор 14 в проводящем электрический ток состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная емкость. Как приведено выше, малое сопротивление открытого транзистора 14 уменьшает постоянную времени разряда эквивалентной паразитной емкости, тем самым уменьшает время разряда этой емкости и в результате заметно не уменьшается быстродействие схемы из-за имеющихся паразитных емкостей.

Эмиттерный ток транзистора 19 создает на резисторе 16 падение напряжения, которое плюсом приложено через резистор 4 к базе p-n-p транзистора 17, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 12, 17. Нулевое значение силы электрического тока транзисторов первого триггера на транзисторах противоположного типа проводимости создаёт на первому₁выходе логического элемента напряжение уровня логического нуля. Оно приложено к резистору 21 и поддерживает транзистор 24 в худшем случае в районе порогового напряжения. Сила тока этого транзистора весьма мала, и электрический ток транзисторов 19, 22 почти полностью замыкается на внешнюю нагрузку, подключенную ко второму выходу у₂.

В соответствии с четвертой строкой таблицы истинности (фиг. 3) на оба входа х₁, х₂ логического элемента подаётся напряжение уровня логической единицы. Базо-эмиттерные и базо-коллекторный p-n переходы транзистора 3 по-прежнему открыты и в результате на базе транзистора 5 имеется высокий уровень напряжения. В соответствии с этим повышенное значение силы электрического тока транзистора 5 создает на резисторах 4, 6 повышенные значения напряжения. Второе из них, как уже отмечалось выше, приводит к уменьшению значения напряжения между базой и эмиттером транзистора 10, так как напряжение источника 11 опорного постоянного напряжения и напряжение на резисторе 6 включены встречно в базо-эмиттерной цепи этого транзистора и одно из них неизменно, а другое возрастает. Это приводит к пороговому состоянию транзистор 10 и в итоге к весьма малому значению напряжения на резисторе 9. Такое напряжение не влияет на состояние транзистора 19, на состояние второго триггера на транзисторах 19, 22 и не может перевести его во второе состояние. Повышенное значение напряжения на резисторе 4 обеспечивает открытое состояние p-n-p транзистора 17 и соответственно второе состояние триггера на транзисторах 12, 17 противоположного типа проводимости. Электрические токи двух транзисторов второго триггера обеспечивают на втором выходеу₂напряжение уровня логической единицы. До этого напряжения заряжена эквивалентная паразитная емкость. Напряжение на резисторе 16 плюсом приложено базе p-n-p транзистора 19 через резистор 9, а минусом – к эмиттеру этого транзистора. Это напряжение дополнительно обеспечивает состояние транзистора 19 в районе порогового напряжения и в итоге первое состояние триггера на транзисторах 19, 22 противоположного типа проводимости. В результате на втором выходе у₂ логического элемента имеется напряжение уровня логического нуля.

С первого выхода у₁ логического элемента напряжение уровня логической единицы приложено к резистору 21 и поддерживает транзистор 24 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная емкость и в результате в меньшей степени ухудшается быстродействие схемы из-за наличия названной паразитной емкости. Эквивалентная паразитная емкость зарядилась в предыдущий период, когда на втором выходе у₂ значение напряжения равнялось уровню логической единицы. Со второго выхода у₂логического элемента напряжение уровня логического нуля прикладывается к резистору 15 и поддерживает транзистор 14 в районе его порогового напряжения, поэтому электрический ток транзисторов 12, 17 почти полностью замыкается на внешнюю нагрузку, подключенную к первому выходу у₁ логического элемента.

Для выполнения логической операции НЕ следует выполнить условие х₁ = х₂ = 0, вывод Х₁ входа соединить с выводом Х₂, на их общий вывод подавать входные сигналы, а выходные сигналы снимать со второго выхода у₂ логического элемента. При выполнении условия х₁=х₂=0 ранее уже обосновано, а именно в начале описания работы схемы логического элемента, что в этом случае транзистор 5 не влияет на работу последующей схемы логического элемента. Поступление на вход напряжения уровня логического нуля (Х₁ = Х₂ = 0) соответствует первой строке таблицы истинности на фиг. 2 и на названном выходе у₂ в этом случае напряжение уровня логической единицы у₂ = 1. Поступление на вход напряжения уровня логической единицы (Х₁ = Х₂ = 1) соответствует четвертой строке таблицы истинности на фиг. 2 и на выходе у₂ тогда напряжение уровня логического нуля у₂ = 0. Для обоих случаев выше уже приведена работа схемы логического элемента.

Имеется второй вариант реализации логической операции НЕ. Для этого следует выполнить условие Х₁ = Х₂ = 0, вывод х₁ входа соединить с выводом х₂, на их общий вывод подавать входные сигналы, а выходные сигналы снимать со второго выхода у₂ логического элемента. При выполнении условия Х₁ = Х₂ = 0 уже обосновано, что транзисторы 7 и 8 не влияют на работу последующей схемы логического элемента. Поступление на вход напряжения уровня логического нуля (х₁ = х₂ = 0) соответствует первой строке таблицы истинности на фиг. 3 и на названном выходе у₂ в этом случае напряжение уровня логической единицы у₂ = 1. Поступление на вход напряжения уровня логической единицы (х₁ = х₂ = 1) соответствует четвертой строке таблицы истинности на фиг. 3 и на выходе у₂ тогда напряжение уровня логического нуля у₂ = 0. Для обоих случаев выше уже приведена работа схемы логического элемента.

Приведенный прототип и триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ содержат переключатель тока. Известно, что переключатели тока имеют повышенное быстродействие [например, Гольденберг Л.М. Импульсивные устройства. М.: Радио и связь, 1981, стр. 57, раздел «Динамические характеристики», абзацы 1,2, … 6].

Таким образом, в триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ сила электрического тока внешней нагрузки и по первому выходу у₁, и по второму выходу у₂ приближается к сумме силы токов двух транзисторов (12, 17 и 19, 22), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки по каждому из двух выходов формирует только один из имеющихся транзисторов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах. Технический результат: повышение нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ. Для этого предложен триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ, который содержит одиннадцать транзисторов, одиннадцать резисторов и два источника постоянного напряжения. 3 ил.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый, второй и третий n-p-n транзисторы, первый резистор, включенный между общим выводом коллекторов первых трех транзисторов и плюсовым выводом источника постоянного питающего напряжения, второй резистор, включенный между общим выводом эмиттеров первых трех транзисторов и "землей", выводы баз второго и третьего транзисторов образуют относительно "земли" два входа логического элемента для реализации логических операций ИЛИ и ИЛИ-НЕ, последовательно включены третий резистор и n-p-n четвертый транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и плюсового вывода источника питающего постоянного напряжения, эмиттер четвертого транзистора подключен к общему выводу эмиттеров трех первых транзисторов и второго резистора, а его база - к плюсовому выводу источника опорного постоянного напряжения, минусовой вывод этого источника заземлен, последовательно включенные n-p-n пятый транзистор и четвертый резистор, а также последовательно включенные n-p-n шестой транзистор и пятый резистор, отличающийся тем, что введены пять дополнительных транзисторов и шесть дополнительных резисторов, последовательно между собой включены первый дополнительный резистор, первый дополнительный p-n-p транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подсоединен к общему выводу первого, второго резисторов и плюсового вывода источника питающего постоянного напряжения, база первого дополнительного транзистора подключена к общему выводу первого резистора и коллекторов первого, второго, третьего и пятого транзисторов, общий вывод коллектора первого дополнительного транзистора и второго дополнительного резистора подключен к базе пятого транзистора, свободный вывод второго дополнительного резистора соединен со свободным выводом четвертого резистора и их общий вывод образует относительно "земли" первый выход логического элемента, последовательно включены второй дополнительный p-n-p транзистор и третий дополнительный резистор, эмиттер второго дополнительного транзистора подсоединен к общему выводу эмиттера первого дополнительного транзистора и первого дополнительного резистора, база второго дополнительного транзистора подключена и к общему выводу третьего резистора и коллектора четвертого транзистора, а также к коллектору шестого транзистора, общий вывод коллектора второго дополнительного транзистора и третьего дополнительного резистора соединен с базой шестого транзистора, свободный вывод третьего дополнительного резистора подключен к свободному выводу пятого резистора и их общий вывод образует относительно "земли" второй выход логического элемента, коллектор третьего дополнительного n-p-n транзистора соединен с общим выводом четвертого, второго дополнительного резисторов и вывода первого выхода логического элемента, эмиттер его заземлен, а база подсоединена к одному из выводов четвертого дополнительного резистора, другой его вывод подключен к общему выводу пятого, третьего дополнительного резисторов и вывода второго выхода логического элемента, коллектор четвертого дополнительного n-p-n транзистора подсоединен к общему выводу пятого, третьего дополнительного, четвертого дополнительного резисторов и вывода второго выхода логического элемента, эмиттер его заземлен, а база подсоединена к одному из выводов пятого дополнительного резистора, другой его вывод подключен к общему выводу четвертого, второго дополнительного резисторов, вывода первого выхода логического элемента и коллектора третьего дополнительного транзистора, коллектор пятого дополнительного двухэмиттерного n-p-n транзистора подсоединен к базе первого транзистора, два вывода эмиттеров этого транзистора образуют относительно "земли" два входа логического элемента для реализации логических операций И и И-НЕ, а база подключена к одному из выводов шестого дополнительного резистора, другой его вывод соединен с общим выводом первого, третьего, первого дополнительного резисторов и плюсового вывода источника питающего постоянного напряжения.