Устройство для управления обращением к памяти при отладке программ Советский патент 1983 года по МПК G06F9/06 G06F11/26 

1

Изобретение относится к цифровой вычислительной технике и может быть использовано 1фи отладке программ задач специализированных ЦВМ, содержащих в СВОЕМ составе штатные блоки постоянной памяти (БПП) с рабочими программами.

Известно устройство для отладки npt грамм, например устройство отладки npt грамм для постоянного запоминающего устройства, содержащее запоминающий блок без разрушения информации (ЗББРИ) и БПП. На этапе отладки программ ЗББРИ заметает БПП, т.е. информация, записанная в блоке ЗББРИ считывается в шины команд вместо информации, заттасанной в блоке БПП. Указание массива замещения в данном устройстве определяется размером участка массива ЗББРИ, при этом количество участков соответствует количеству регистров установки, а каждый участок адресуется самостоятепьHo il.

Недостатком этого устройства является сложность адресации при уменьшении размерности массива замещения, причем с уменьшением зоны замещения резко возрастает объем оборудования необходимый для реализации регистров установки.

Наиболее близким к предлагаемому по технической сущности является устройство для управления памятью, содержащее блок памяти типа ЗББРИ и БПП, выходы которых через первый и второй элементы И подключены к входам блока вывода. Втортле входы nepBOij o и второго элемента И соединены соответственно с выходами третьего и четвертого .элемента И, входы ноторых соединены с выходами триггера, управляющий вход котор1 го подключен к выходу одноразрядного блока памяти (ОБП), первые входы блока памяти, ОБП и БПП объединены и соединены с выходом первого блока формирования адреса, вторые входы ОБП и блока памяти объединены и подключены к выходу бпока сравнения, входы блока сравнения связаны с выходом регистра и вт1 рого блока формирования адреса. Известное устройство за счет введения первого, второго, третьего элементов И, триггера, элемента адержки и дополнительного ОБП обеспечивает точность . замещения до адреса 21 Недостатком устройства является введение дополрттельного ОБП, что равнозначно расширению разрядной сетки основного блока памяти. Размер разрядной сетка блока памяти как правило, совпадает с размером разрядной сетки ВПП и увеличение его в некоторых случаях невозможно. Цель изобретения - упрощение устрой ства. Поставленная цель достигается тем, i что в устройство для управления обращением к памяти при отладке программ, содержащее блок оперативной памяти, блок постоянной памяти, первый и второй блоки элементов И, элемент ИЛИ, причем адресные входы устройства соединены с адресными входами блоков оператив ной и постоянной памяти, вход обращения за командой соединен с входами опроса блоков оперативной и постоянной памяти, информационный вход устройства соединен с информационным входом блока оперативной памяти, информационные выходы разрядов блоков оперативной и постоянной памяти соединены с первыми входами соответственно первого и второго бло ков элементов И, выходы первого и второго блоков элементов И соединены ct ответственно с первым и вторым входами элемента ИЛИ, выход которого являет ся выходом устройства, выход контроль ных разрядов блока постоянной памяти соединен с вторым входом первого блока элементов И, введены блок сравнения контрольных разрядов и блок восстановления контрольных разрядов, причем выходы контрольных разрядов блоков oneративной и постоянной памяти соединены соответственно с первым и вторым входами блока сравнения контрольных разрядов, первый и второй выходы которого соединены соответственно с третьим входом первого блока элементов И и вторым входом второго блока элементов И, инфо мационный выход блока оперативной памяти соединен с входом блока восстановленвя контрольных разрядов, выход которого соединен с третьим входом вто рого бпока элементов И. KptMvie того, блок восстановления конрольных разрядов содержит узел сверти по контрольному модулю и регистр онтрольных кодов, причем вход блока соединен с входом узла свертки по контольному модулю, выход которого соеинен с входом регистра контрольных кодов, выход которого является выходом блока. На чертеже представлена блок-схема устройства для управления обращением к памяти при отладке программ. Устройство содержит блок 1 оперативной памяти, блок 2 постоянной памяти, первые входы которых объединены и подключены к адресным входам 3 устройсрва, вход 4 обращения к устройству за командой подключен к входу обращения блоков 1 и 2 памяти, третий вход блока 1 подключен к входу 5 ввода информации. Первый выход блока .2 и первый выход блока 1 подключены соответственно к первому входу первого блока 6 элементов И и первому входу второго блока 7 элементов И, второй выход блока 2 соединен с втортм входом блока 6 элементов И и первым входом блока 8сравнения контрольных разрядов. Второй вход блока 8 соединен с вторым выходом блока 1 памяти. Первый и второй выходы блока 8 соединенны соответственно с третьим входом блока 6 элементов И и вторым входом блока 7 элементов И. Первый выход блока 1 соединен с входом блока 9 восстановления контроль ных разрядов, выход которого подключен к третьему входу блока 7. Выходы первого и второго блоков 6 и 7 элементов И соединены соответственно с первым и вторым входами элеме та ИЛИ 10, выход которого соединен с выходом 11 устройства. Блок 9 вос становления контрольных разрядов содержит узел 12 свертки по контрольному модулю, вход которой является входом блока 9, выход узла 12 свертки подключен к регистру 13 контрольных кодов, выход которого является выходом блока 9. Блок 6 элементов И содержит две группы элементов И 14 и 15, блок 7 элементов И - две группы элементов И 16 и 17. Первый вход элементов И группы 14 и первый вход элементов И группы 16 ЯВЛЯЮТСЯ соответственно первыми входами блока 6 и 7 элементов И. Первый виоа элементов И грутшы 15 и первый / вход элементов И группы 17 является соответственно вторым входом блока 6 элементов.И и третьим входом блока 7 элементов И. Вторые входы элементов И групп 14 и 15 объединены и подключены к третьему входу блока 6. Вторые входы скем И групп 16 и 17 подключены к второму входу блока 7. Входы элементов И групп 14 в 15 блока 6 и элементов И групп 16 и 17 блока 7 являются выхо дами блоков 6 и 7 соответственно. Первый и второй входы элементов ИЛ Ю соединены соответственно с выходами блоков 6 и 7, выход элемента ИЛИ 10 является выходом блока. Устройство работает следующим обра- зом. Через информационный вход 5 устройства на вход 3 блока 1 оперативной памяти поступают информационные слова совместно с контрольными разрядами. При совместном включении блока 2 н блока 1 на фоне массива отлаженной информации, зафик ;ированной в блоке 2, возникает необходимость внесения одиночных корректур. На второй вход блоков 2 и 1 по шинам 3 поступают адреса ячеек. При нали чии на входе 4 сигнала опроса информация но одноименным адресам в виде параллельных кодов считывается с .выходов блоков 2 и 1. С первого выхода блоков 2 и 1 информация поступает на первые входы соответственно блоков 6 и 7, а с первого выхода блока 1 и на вход блока 9. С второго выхода блока 2 и блока 1 информация поступает соответственно на первый и второй вход блока 8 сравнения контрольных разрядов, а с второго выхода блока 2 и на второй вход блока 6 При совпадении значений контрольных разрядов в блоке 8 на первом и втором его входах формируются соответственно разрешающие сигналы, поступающие на третий вход блока 6 и второй вход блок 7. В результате на первый вход блока 10 и далее на выход шины 11 проходит код команды, считанной из блока 2. При необходимости проведения одиночНОЙ корректуры, т.е. изменения информации по одному КЗ адресов, организуется считывание и выборка информации из бл1 ка 1. Для этого в блоке 1 памяти по адресу внесения корректуры нарушается значение контрольных разрядов (или рааряда). При поступлении сигнала опроса с входа 4 значения контрольных разрядов, считываемых по адресу корректуры с вторых выходов блока 2 и блока 1 памяти на входы блока 8, не совпадают. В результате этого ва первс и выходах блока 8 формируются cooiw ветственно запрещающий и разрепающий сигналы, поступающие соответственно на третий вход блока 6 И второй вход блока 7. При этом запрещается прохождение информации с блока 2 через блок 6 на блок 10 и разрешается прохождение иви формации с блока 1 через блок 7 на блок Ю и далее на выход 11. Нарушенные значения контрольных разрядов восстанавливаются в блоке 9 с помощью схемы 12 свертки по контрольному модулю, на вход которой поступают разряды информационной части блока 1. Результат свертки через регистр 13 поступает на второй вход блока 7 и далее через блок 1О на выход 11. При необходимости корректуры массива нарушаются значения контрольных разрядов в блоке 1 памяти по адресам массива. При этом производится считывание информации по адресам массива на выход 11 с блока 1 с одновременным восстановлением значений нарушенных контрольных разрядов. По сравнению с прототипом предлагаемое устройство значительно упрощает проведение корректировки содержимого ячейки памяти при отладке программ. Это обеспечивается как без увеличения разрядной сетки блока памяти, так и без введения дополнительного блока памяти, что значительно упрощает устройство. Формула изобретения 1. Устройство для управления o6paat нием к памяти при отладке программ, содержащее блок оперативной памяти, блок постоянной памяти, первый и второй блоки элементов И, элемент ИЛИ, причем адресные входы устройства С9единены с адресными входами блоков оперативной и постоянной памяти, вход обращения за квмандой соединен с входами опроса блоков оперативной и постоянной памяти, информационный вход устройства соединен с информационным входом блока оперативной памяти, информационные выходы разрядов блоков оперативной и постоянной памяти соединены с первыми входами соответственно первого и второго блоков aneMeHtoB И, выход контрольных разрядов блока постоянной памяти соединен с вторым входом первого блока элементов И, выходы первого н второго блоков элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого является выходом устройства, отличающееся тем, что, с целью упрощения, в устройство введены блок сравнения контрольных разрядов и блок восстановления контрольных разрядов, причем выходы контрольных разрядов блоков оперативной и постоянной памяти соединены соответственно с первым и вторым входами блока сравнения контрольных разрядов, первый и второй выходы которого соединены соо ветственно с третьим входом первого блока элементов И н вторым входом вто рого блока элемента И, инфо{л 1ационный выход блока оперативной памяти соединен с входом блока восстановления контрольных разрядов, выход которого соединен с третьим входом второго блока влемеви тов И. 2. Устройство поп.1,отличаю щ е е с я г&л, что, блок восстано&ления контрольных разрядов содержит узел свертки по контрольному модулю и регистр контрольных кодов,причем вход блока восстановления контрольных разрядов со&динен с входом узла свертки по контрольному модулю, выход которого соединен с входом регистра контрольных кодов, выход которого является выходом блока восстановления контрольных разрядов. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 489107, кл. G 06 F 11/ОО, 1972. 2. Авторское свидетельство СССР по заявке № 2722537/18-24, кл. Q 06 F 9/06, 07,02.79 (прототип).