Вычислительное устройство Советский патент 1983 года по МПК G06G7/12 G06J3/00 

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

1

Изобретение относится к автоматике и вычислительной технике и предназначено, в частности для функционального преобразования цифровых сигналов в аналоговые.

Известно вычислительное устройство, содержащее генератор импульсов, первый и второй счетчики, аналого-цифровой преобразователь, блок сравнения кодов, пресбразователь код-частота, дешифратор, блок памяти, элемент И, реверсивный счетчик, триггер знака, регистр, ннфроаналоговый множительный блок, выходной операционный усилитель 1}

Недостатком данного вычистщтельного устройства является пониженная производительность при воспропзведевв различных функций, что обусловлено сложностью перенастройки вычислительного устройства при переходе от одной воспроизводимой функциональной зависимости к другой. .

Наиболее близким к предлагаемому является вычислительное устройство, со«

держащее цифро-аналоговый множителе ный блок, подключенный выходом к входу выходного операционного усилителя ана- логовым входом - к шине ввода аналоп вого сигнала первого сомножителя, а цифровыми входами - к выходам первого регистра, соединенного информационными входами с выходами разрядов реверсивного счетчика, а управляющим входом с выходом блока сравнения кодов, перу10вая группа входов которого подключена к выходаИ) разрядов первого и второго счетчиков, а вторая грухша входов - к выходам второго регистра, coejEmeetraoro информационными входами с шиной ввода

ts кода аргумента, а управляющим входом с выкодсм стартпего разряда второго счетчика и с управляющим входом третьего регистра, подключенного информационными входами к шине ввода кода функ20ции, а выходами - к входам первого дешифратора, соединенного выходами с перовой группой адресных входов блока памяти, подключенного знаковым выходом к входу триггера знака, цифровыми выходами к первой группе входов первого преобразователя код-частота, а второй группой адресных входов - к выходам второщз дешифратора, соединенного входами с выходами разрядов второго счет чика, подключенного счетным входсы к выходу старшего разряда первого счетчи ка, счетный вход которого соединен с выходом генератора импульсов и с первым входом первого элемента,И, подклю ченного вторым входом к выходу первого преобразователя код-частота, соедине ного второй группой входов с выходами .разрядов первого счетчика,причемвыход первого элемента И подключен к счетному входу реверсивного счетчика, соединенног входом управления реверсом с выходом триггера знака С2 Недостатком известного устройства является ограниченный класс решаемых аада«, так как он позволяет формировать выходной аналоговый сигнал 2 тол ко в форме произведения значения аналогового сомножителя v на значение функ ции F (выбранной из некоторого множества V функций) от аргумента Ny, представленногчэ в ввде кода: Z VFvlHx) Цель изобретения - расширете класса решаемых задач. Поставленная цель достигается тем, что в вычислительное устройство, содержащее цифро-аналоговый множительный блок, подключенный ш 1ходом к входу ны ход|юго операционного усилителя, аналоговым входом - к шине ввода аналогового сигнала сомножителя, а цифровыми входами - к выходам первого регистра, соединенного информационными входами с выходами разрядов реверсивного счетчика, управляюшим входом - с выходом блока сравнения кодов, первая группа входов которого подключена к выходам разрядов первого и второго счетчиков, а вторая группа входов - к выходам второго регистра, соединенного информационными входами с шиной ввода кода аргумента, а управляющим входом с выходом старшего разряда второго счетчика и с управляющим входом третьего регистра, подключенного информационными входами к шине ввода кода функции, а выходами - к входам первого деь. шифратора, соединенного вь:ходак и с пв{ вой группой адресных входов блока памя ти, подключенного звакок м выходом к ходу триггера знака, цифровыми выхоами - к первой группе входов первого реобразователя код-частота, а второй руппой адресных входов - к выходам второго дешифратора, соединенного входами с выходами разрядов второго счетчака, подключенного счетным входом к ыыходу старшего разряда первого счетчика, счетный вход которого соединен с выходом генератора импульсов и с первым входом первого элемента И, подключенного вто1д 1М входом к выходу первого преобразователя код-частота, соединенного второй группой входов с выходами разрядов первого счетчика, дополнительно введены четвертый регистр, второй преобразователь код-частота, третий счетчик, полусумматор и второй элемент И, соединенный выходом со счетным входом реверсивного счетчика, а первым входом - с выходом первого элемента И и со счетным входом третьего счетчика, подключенного выходами разрядов к первой группе входов второго преобразователя кодчастота, соединенного выходом с вторым входом второго элемента И, а второй группой входов - с ылходами четвертого регистра, подключенного управляющим входом к выходу старшего разряда второго счетчика, информационными входами - к шине ввода кода второго сомножителя, а выходом знакового разряда к первому входу полусумматора, соединенного вторым Входом с выходом триггера знака, а выходом - с входом управления реверсом реверсивного счетчика. На чертеже изображена блок-схема ылчислительного устройства. Устройство содержит генератор 1 импульсов, первый элемент И 2, первый и второй счетчики 3 и 4, первый дешифратор 5, блок 6 памяти, триггер 7 знака, первый преобразователь 8 код-частота, реверсивный счетчик 9, первый регистр 10,-цифро-аналоговый множительный блок 11, блок 12 сравнения кодов, второй и третий регистры 13 и 14, второй деши({ратор 15, выходной операционный усилитель 16, второй элемент И 17, тр&тий счетчик 18, второй преобразователь 19 код-частота, четвертый регистр 2О и полусумматор 21. Цифро-аналоговый множительный 11 подключен выходом к входу усилителя 16, аналоговым входом - К шине ввода аналогового сиг нала первого сомножителя, а цифровыми входами - к выходам регистра 10. Регистр Ю соединен информационными входами с выходами разрядов реверсивного счетчика 9, а управляющим входом- с выходся блока 12 сравнения кодов, первая группа входов которого подключ на к выходам разрядов счетчиков 3 и 4, а вторая группа входов - к выходам регистра 13. Регистр 13 соединен инфо1 мационными входами с шиной ввода кода аргумента, а управляющим входом - с выходом старшего разряда счетчика 4 и с управляющим входом регистра 14, подключенного икформациоиными входами к шине ввода кода функшга, а выходами к входам дешифратора 5. Дешифратор 5 соединен выходами с первой группой адресных входов блока 6 памяти, подключенного знаковым выходсм к входу триггера 7 знака, цифровыми выходами к первой группе входов преобразователя 8 код-частота, а второй группой адреонь:х входов - к ы 1ходам дешифратора 16. Входы дешифратора 15 соединены с выходами разрядов счетчика 4, подключенного счетным входом к выходу старшего разряда счетчика 3, счетный вход которо го соединен с выходом генератора 1 и с первым входом элемента И 2, подключе1 ного вторым входом к выходу преобраз1 рателя 8 код-частота, вторая группа входов которого соединена с выходами разря дов счетчика 3. Элемент И 17 соединен выходом со счетным входом реверсивного счетчика 9, а первым входом - с вых дом элемента И 2 и со счетным входом счетчика 18, подключенного выходами разрядов к первой группе входов преобразователя 19код-частота. Преобразовател 19 соединен выходом с вторым входом элемента И 17, а второй группой входов с выходами регистра 2О, подключенного информапионными входами к шине ввода кода второго сомножителя, -управляющиу входом - к выходу старшего разряда счетчика 4, а выходгы знакового разряда - к первому входу полусумматора 21. Полусумматор 21 соединен вторым входом с выходом триггера 7 знака, а выходом с входом управления реверсом реверсивно го счетчика 9. Вычислительное устройство работает следующим образом. Аргумент NX воспроизводимой функции в пифровой форме поступает на информационные входы регистра 13, с выходов разрядов которого поступает на вторую группу входов блока 12 сравнения кодов. Управляющий выбором воспроизводимых функциональных зависимостей сигнал Ыу в цифровой форме поступает на инфо1 {ационные входы регистра 14 и через дешифратор 5 воздействует на первую группу адресных входов блока 6 памяти, хобеспечивая тем самым выбор координатных приращений, соответствующих требуемой на данный момент аппроксимирующей функции F.{NX) из числа Р m - у. число разрядов кода N.) аппроксимирующих функций, координатные приращения которых записаны в блоке 6 памяти). Прямоугольные импульсы с выхода генератора 1 пересчитываются последовательно включетл 1ми первым 3 и вторым 4 счетчиками. Быстрый счетчик 3 вует в кусочно линейной аппроксимации каждого участка заданной функции F(N), а медленный счетчик 4 служит для отыскания через дешифратор 15 в блоке 6 памяти текущих значений приращений ординат узлов аппроксимации этой функции. Сигналы с выходов разрядов счетчика 3 и счетчика 4 поступают на первую группу входов блока 12 сравнения кодов. При равенстве кодов на выходе регистра 13 и в счетчиках 3 и 4 на выходе блока 12 сравнения кодов формируется сигнал, поступающий на управляющий вход регистра 10 и разрешающий запись в него кода с выхода реверсивного счетчика 9. Преобразователь 8 код-частота, }правляемый по второй группе входов выходами разрядов счетчика 3, а по первой группе входов - выходами блока 6 памяти,формир; ет на выходе сигнал разрешения счета, который поступает на вход элемента И 2 и разрешает прохождение прямоугольных тмпульсов с генератора 1 на счетный вход третьего счетчика 18 и второго элемента И 17 в зависимости от приращений соседних ординат узлов аппроксимации заданной функции. Второй преобразователь код-частота 19, управляемый по первой группе входов выходами разрядов счетчика 18, а (То второй группе входов - выходами регистра 2О, фо1 1Ирует на выходе сигнал, разрешения счета, который поступает на вход элемента И 17 и.разрешает прохож. дение прямоугольных импульсов с выхода элемента И 2 на счетный вход реверси ного счетчика 9 в зависимости от значения кода второго ссадножителя М, поступающего на вв(|юрма1шонные входы perRcispa 20. Полусумматор 21 произвопвт суммирование по модулю два сигналов поступающих со знакового разряда регистра 20 и выхода триггера 7 знака, и управляет реверсом реверсивного счетчика 9. Выходы разрядов реверсивного . счетчика 9 управляют ключами цифро- 710 .аналогового множительного блока 11 через регистр 10. Аналоговый вход блока 11 является входом аналогового сигнала первого сомножителя У. Преобразователь 8 код-частота обеспечивает получение заданной крутизны каждого участка аппроксимирующей функтга и работает в соответствии с логическим выражением: U-V Ч vV24p4f,...v 2 -1 : .. где Ч код на выходах разрядов счетчика 3; -код на цифровых выходах V. - V. блока б памяти; -выходной сигнал преобразователя 8 код-часто Преобразователь 19 код-частота раработает аналогичным образом и в со- вокупности со счетчиком 18 и элементом И 17 обеспечивает передачу импульсов с выхода элемента И 2 на счетный вход реверсивного счетчика 9 с коэффициентом передачи препорциональным значению циф рового сомножителя М, записанного в регистр 20. Выход старщего разряда счетчика 4 подключен к управляющим входабл второг 13, третьего 14 и четвертого 20 регис ров. Благодаря этому в моменты времени, соответствующие переполнению счетчика 4, осуществляется перезапись цифрового аргумента NX , цифрового уп равляющего сигнала N и цифрового сомножителя М. Генератор 1, первый 3 и второй 4 счетчики, дещифратор 15, блок 6 памяти, преобразователь 8 код-частота, элемент И 2, триггер 7 знака, счетчик 18, преобразователь 19, регистр 20, элемент И 17, полусумматор 21, реверсивный х четчик 9 осуществляют временную разверт1су кусочно-линейной аппроксимирующей функшга при одновременном ее перемножении на цифровой сомножитель М с учетом его знака. С помощью блока 12 сравнения кодов и регистра 1О происходит фиксация моментов ра эенства ординат временной и заданной функци й для цифрового аргумента NX, записанного в регистр 13. При этом код текущей ординаты функции Т( NX), соответствующей входному аргументу NX управляющему коду умноженной iia сомножитель М, поступает на цифровые входы

соединенного информационньми входами с выходами разрядов реверсивного счетчика, управляющим входом - с выходом блока сравнения кодов, первая группа входов которого подключена к выходам разрядов первого и второго счетчиков, а вторая группа входов - к выходу второго регистра, соединенного информад0овными входами с щиной ввода кода аргумента, а управляющим входом - с выходом старщего разряда второго счетчика и с управляющим входом третьего ре148 . цифро-аналогового множительного блока 11 в моменты времени, когда равны код аргумента NX на выходах регистра 13 и изменяюи1ийся код времени на выходах счетчиков 3 и 4. В данные моменты ординаты временной и аппроксимирующей функций F ( N ) также равны. Таким образом, вычислительное устройство обеспечивает воспроизведение функциональной зависимости F ( NX) осуществляет ее умножение на цифровой сомножитель М и при необходимости производит ее умножение на аналоговый сигнал V , реализуя таким образом one , M.F(Nj. Обновление информации по щине ввода кода аргумента NX , щине ввода кода функшга N и щине ввода кода цифрового сомножителя М производится в конце „ риода временной развертки, т.е. при переполнении счетчика 4. Преимуществом предлагаемого вычислительного устройства по сравнению Vc прототипом является расщирение клаоса рещаемых задач за счет введения дополнительной операции умножения воспроизводимой функциональной зависимости на сомножитель, представленный в цифровой форме. В сочетании с высокой-производительностью, обусловленной цифровым выбором воспроизводимых функциональных зависимостей, это создает предпосылки для щирокого использования таких вычислительных устройств в составе специализированных устройств автоматики и гибридных вычислительных систем. Формула изобретения Вычислительное устройство, содержа щее цифро-аналоговый множительный блок, подключенный выходом к входу выходного операционного усилителя, аналоговым входгм - к щине ввода аналогового сш нала первого сомножителя, а цифровыми входами - к выходам первого регистра,

гистра, подключенного информацвоннымн входами к швне ввода кода функгота, а выходами - к входам первого дешвфрато ра, соеднненвого выходами с первой труп пой адресных входов блока памяти, прАключенного знаковым выхойом к юсоду триггера знака, аифрияыми клходами к первой группе входов первоп преобразователя ко нчастота, а втортй адресных входов - к выходам второго дешифратора, соединенного входами с выходами разрядов второго счетчика, подключенного счетным входе к выходу старшего разряда первого счетчика, счетный вход которого соединен с ы 1ходом генератора импульсов и с первым входом первого И, пошслюченнсл о вторым входом к выходу первого преобразователя KOi -4acTOTa, с6е1шнениог& второй группой входов с выходами первого счетчика, отличающееся тем, что, с цепыо расширения класса решаемых задач, в него дополнительно введены четвертый регистр, второй прербразователь ко1 нчастота, третий счет- чик, полусумматор и второй элемент И,

соединенный выходом со счетным входом реверсивного счетчика, а первым входом - с выходе первого элемента И и со c4eTv вым входом третьего счетчика, ПОДКЛКУченного выходами разрядов к первой группе входов второго преобразователя кодчастота, соединенного выходом с вторым входом второго элемента И, а второй группой входов - с выходами четвертого регистра, подключенного управляющим входом к выходу стартаего разряда второго счётчика, иьформапиониьми входами к шине овода кода второго сомножителя, а выходом знакового разряда - к первому входу полусумматора, соединенного вторым входом с выходом триггера знака, а выходом - с входом управления реве1 сом реверсивного счетчика.

Источники информации, принятые во вииманне при экспертизе

fui. С,О6У З/ОО, G 06 Q 7/26, 198О (прототип).

Нх

Hi