Делитель частоты следования импульсов Советский патент 1983 года по МПК H03K21/06 H03K23/00 

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ

Изобретение относится к вычислительной технике и может быть использовано при построении цифровой измерительной аппаратуры И1 раяизких частот. Известен Делитель частоты следования импульсов, содержащий счетчик импульсов, блок памяти и злемент сравнения, одни входы которого соединены с соответствующими выходами разрядов счетчика импульсов, а другие с выходами блока памяти, при зтом разряды счетчика импульсов через злементы И соединены с соответствующими входами блока памяти, а выход злемента сравнения через элемент ИЛИ соединен с шиной сброса счетчика импульсов 1. Недостатком данного устройства является его сложность при болыиих козффициентах деления, обусловленная большим числом разрядов счетчика и блока памяти и вследствие зтого низкая надежность. Наиболее близким по технической сущности к предлагаемому является делитель частоты следования импульсов, содержащий счетчик импульсов, блок памяти, элемент сравнения. первые входы которого соединены с выходами соответствующих разрядов счетчика импульсов, а вторые - с выходами блока памяти, входы которого через злемент И соединены с разрядными выходами счётчика: импульсов, а триггер и дешифратор нулевого состояния, входы которого соединены с разрядными выходами счетчика импульсов, а выход - с нулевым входом триггера, единичный .вход которого подключен к выходу элемента , сравнения, а выход через элемшт ИЛИ соединен с обнуляющим входом счетчика импульсов 2. Однако известное устройство имеет недостаточно высокую надежность из-за его возрастающей сложности при увеличении коэффициента Деления. Цель изобретения - повышение надежности устройства. Для достижения указанной цели в делитель частоты следования импульсов, содержаищй счетчик импульсов, вход которого подключен к входной шине, а разрядные выходы - к соответствующим входам первого элемента 3100 1совпадения, блок памяти и первый триггер, введены второй триггер, сумматор по модулю два, второй элемент совпадения и элемент запрета, первый вход которого соединен с выходом первого элемента совпадения и первым входом второго элемента совпадения, второй вход - с входом счетчика импульсов, yi.pneляющим входом блока памяти, вторым входом вторюго элемента совпадения и первыми входами первого и второго триггеров, вторые входы которых соединены соответственно с сигнальным выходом и выходом . переноса сум матора по модулю два, первый вход которого соединен с выходом блока памяти, а второй вход - с выходом второго триггераJ второй вход которого подключен к третьему входу второго элемента совпадения, при этом выход первого триггера соединен с вто{и 1М входом блока памяти, адресные входы которого соединены с соответствующими разрядными выходами счетчика импудьсов. На фиг. 1 представлена структурная сХема устройства; на фиг. 2 временные диаграммы поясняющие его работу на примере делителя частоты с коэффициентом деления восемь. , Устройство содержит п-разрядньш счетчик 1 „ „ , импульсов, оперативный блок 2 памяти, сумматор 3 по модулю два, триггеры 4 и 5, элементы 6 И 7 совпадения, элемент 8 запре-; та. Рассмотрим, работу устройства на примере делителя частоты с коэффициентом деления восемь, у которого счетчик импульсов имеет только один двоичный разряд, а матрица оперативного блока памяти состоит из двух ячеек На вход устройства поступает импульсный ,, .X ,, сигнал f (фиг. 2). С приходом каждого им,f пульса счетчик 1 изменяет свое состояние и происходит последовательный опрос всех ячеек блока 2. Импульс на выходе блока 2 ,, ч (фиг. 2 в) соответствует состоянию опрацшва емой ячейки памяти. Этот импульс суммируется в сумматоре 3 с импульсом, поступающим с выхода триггера 5 (фиг. 2г), на выходе сумматора 3 формируется импульс суммы (фиг. 2 д) и импульс переноса (фиг. 2 е). По окончании импульса f на выходе устройства происходит запись суммы в триггер 4 (фиг. 2 ж) и импульс переноса в триггер 5 (фиг. 2 г), а импульс с выхода триггера 4 переписывается в ту же опращиваемую ячейку блока 2. Эпюры 2 д и 2 и соо ветствуют сигналам соответствующих состояний ячеек блока 2. Во время записи информации в блок 2 н4 его выходе присутствует сигнал логической единиш 1 (фиг. 2 в), счетчик 1 в . процессе работъ изменяет свое состояние от О до 2 -1, при этом происходит последовательный опрос и изменение состояний всех 4,. ячеек блока 2. Элемент 6 из всех состояний счетчика выделяет одно, соответствующее значениям Х- - 1 ( i€ п). При этом сигнал на выходе элемента 6 d 1 . Элемент 8 формирует импульсный сигнал д. Тл d (фиг. 2 к) во время паузы между импульсами сигнала f, соответствующими переходу счетчика ,1 ю состояния 2-1 в состояние О, т. е. импульс 9 предшествует переходу счетчика 1 в состояние 0. Триггер 5 сигналом g устанавливается в состояние логической ещ1пиш приходом . следующих 2 импульсов входного сигнала, за счет работы сумматора 3 „ триггеров 4 и 5, код в матрице блока 2 увеличивается на единицу. Так на фиг. 2 g и 2 л моментам времени t - соответствуют состояния ячеек памяти t-, tjts У,О1 Таким образом, за период времени, соответствующий появлению 2 импульсов входного сигнала f , состояние оперативного блока 2 памяти изменяется на единицу, а поскольiH е ку его емкость равна 2 бит, то переход из ... -ОИ ,„ ш п vki СОСТОЯНИЯ N 2 - I в состояние N состояния IV 2 - I в состояние N О „„«„.vo™.. „.™„ 7 i будет происходить через 2 периодов переполнения счетчика I, т. е. через 2 тактов входного сигнала f. Переход блока 2 из состояния 2 -1 в состояние О сопровождается сигналом переноса , совпадающим во, времени с MOMCtfTOM- перехода счетчика 1 в состояние 0. Этот импульс выделяется элементом 7 и поступает на выход устройства. Следовательно, предлагаемое устройство, . содержащее п-разрядныи счетчик импульсов, . .„ 2ti.;vi имеет коэффициент деления Поскольку при изменении п меняется только обьем счетчика 1 импульсов и число входов , элемента 6 совпадения, а степень интеграции матриц памяти значительно больще, чем друbjtQTnUir nQKiraTU lUrlftUrArtK.Lr/ R/- T tTIfOtra. гах логических элементов, то при больщих значениях К обьем данного устройства значительно меньше, чем известного устройства. По сравнению с базовым объектом изобретение имеет более высокую надежность при коэффициентах деления более 2, а также меньщий аппаратурный объем и потребляемую мощность. Формула изобретения Делитель частоты следования импульсов, содержащий счетчик импульсов, вход которого подключен к входной щине, а разрядные . выходы - к соответствующим входам перво го элемента совпадения, блок памяти и первый триггер, отличающийся 5100 тем, что, с целью повьпыенйя надежности устройства, в него введены второй -триггер, сумматор по модулю два, второй элемент совпадения и элемент запрета, первый вход которого соединен с выходом первого элемента совпадения и первым входом второго элемента совпадения, второй вход - с входом счетчика импульсов, управляющим входом блока памяти, вторым входом второго элемен та совпадения и первыми входами первого и . второго триггеров, вторые входы которых соединены соответственно с сигнальным выходом И выходом переноса сумматора по модулю два, первый вход которого соединен с выхо

фуг. 0 дом блока памяти, а второй вход - с выхоЬ дом второго триггера, второй вход которого подключен к третьему входу второго элемента совпадения, при этом выход первого триггера соединен с вторым входом блока памяти, адресные входы которого соединены с соответствующими разрядными выходами счетчика импульсов.. Источники шформацив, принятые во- внимание при экспертизе 1.Авторское СССР JT 389629, кл. Н 03 К 21/06. 1969. 2.Авторское свидетельство СССР N 497734, кл. Н 03 К 23/OOifH 03 К 21/06.