Многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе Советский патент 1983 года по МПК G06F3/04 

команды соединен с первым входом вы ходного коммутатора команды, выход входного коммутатора слова соединен с входом регистра слова, выход которого является восьмым выходом блока, выход входного коммутатора управления соединен с входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного коммутатора управления являются соответственно шестым четвертым и третьим входами блока, вторые, и третьи входы выходных коммутаторов команды, слова и управления объединены и являются соответственно вторым и первьом входами блока.

3. Устройство по п. 1, отличающееся тем, что блок управления содержит три усилителя, пять элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операций, причем первые входы первого и второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усилителя являются соответственно третьим, четвертым и пятым входами блока, выход первого элемента И соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ, выход которого соединен с входом регистра кода операций, выход первого элемента задержки соединен с nepBbff.1 входом второго эл мента ИЛИ и входом третьего элемента задержки, выход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И соединен с вторым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен с вторым

входом второго элемента ИЛИ и входом четвертого элемента задержки, выходом соединенного с вторым входом третьего элемента ИЛИ, выходы первого элемента задержки, второго и третьего элементов ИЛИ, а также регистра кода операций являются вторым, первым, четвертым и третьим выходами блока, выход первого усилителя соединен с первым входом пятого элемента И, выход второго усилителя соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход пятого элемента И, а также второй вход четвертого элемента И являются соответственно первым и вторым входами блока, выход третьего элемента И соединен с первыми входами четвертого и пятого элементов ИЛИ, выход четвертого . элемента И соединен с входом пятого элемента задержки, выходом соединенного с первым вводом шестого элемента ИЛИ, выход пятого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьего усилителя соединен с входом шестого элемента задержки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, выходом соединенного с третьим входом четвертого и вторым входом пятого элементов ИЛИ, выходы четвертого элемента И и четвертого и шестого элементов ИЛИ являются соответственно пятым, шестым и седьMbiM выходами блока, выходы пятого элемента задержки, пятого элемента ИЛИ и пятого элемента И являются соответственно десятым, девятым и SocbNttaM выходами блока, выход шестого элемента задержки является одиннадцатым выходом блока.

1. МНОГОУРОВНЕВОЕ УСТРОЙСТВО ДЛЯ КОММУТАЦИИ ПРОиВССОРрБ В МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ, содержащее на каждом уровне группы модулей коммутации, причем модули коммутации каждой группы более низкого уровня соединены через ШИНЫ , связи с соответствующим модулем коммутации более высокого уровня, модули коммутации в каждой . группе соединены между собой шинамц связи по кольцу, отличаюэд-е е с я тем, что, с. целью повышения коэффициента использования оборудования, модул коммутации в каждой группе соединены между собой шинами связи по принципу каждый с каждым, а каждый модуль коммутации содержит блок связи, память адресов свободных модулей коммутации и.процессоров , блок управления, память занятости модулей коммутации и процессоров , буферную память, причем группа входов и выходов б|Лока связи соединена с связи с процессорами и модулями коммутации более низкого, более высокого и это- . го же уровня, первые четыре выхода блока связи соединены соответственно с первым входом памяти адресов свободных модулей коммутации и процессоров и 6- первого по третий входами памяти занятости модулей коммутации и процессоров, с четвертого по седьмой входы и первый и второй выходы которого соединены соответспт;венно с первого по четвертый выходами и. с первым и вторым входами блока управления, с пятого по седьмой выходы которого соединены с второго по четвертый входами памяти адресов свободных модулей коммутации и процессоров, пятый вход и первый и второй выходы которого соединены соответственно с третьим выходом памяти занятости модулей коммутации и процессоров и с первым и вторым входами блока связи, третий, § четвертый и пятый входы которого сое динены соответственно с восьмым, : (Л девятым и десятым выходами блока управления, с третьего по пятый входы и одиннадцатый выход которого сое динены соответственно с пятого по -о седьмой выхода14И блока связи и с пер вым входом буферной памяти, второй вход и выход которой соединены соот. ветственно с BocbNMM выходом ti шеетым входом блока связи. 2. Устройство по п. 1, о .т л ич а ю.щ е е с я тем, что блок свясд зи содержит входной коммутатор коОд манды, входной коммутатор слова, : входной коммутатор управления, реа гистр команды, регистр слова, уси литель, выходной коммутатор команды, выходной коммутатор слова, выходной коммутатор управления, причем 1 входы входных и выходы выходных KOMMyifaTopofi команды, слова и управления образуют группу входов и группу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды, второй вход и с первого по шестой выходы которого являются соответственно пятым входом, пятым, шестым, четвертым, первым, вторым и третьим выходами блокаj а седьмой выход регистра

Изобретение относится к вычислительной технике и может быть использовано при построений высокопроизводительных многопроцессорных систем.

Известно многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе, содержащее на каждом уровне группы модулей коммутации, соединенные через шины связи с соответствующим модулем коммутации более высокого уровня Cl 1

Недостатком известного устройства является неравномерная нагрузка коммутационных модулей, принадлежащих

различным уровням, что приводит к неэффективному использованию оборудова ия вычислительной системы и снижению ее производительности.

Наиболее близким к предлагаемому по технической сущности является многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе, содержащее на каждом уровне группы коммутационных модулей, соединенные через шины связи с соответствующим модулем коммутации более высокого уровня, а модули коммутации каждой группы соединены между собой шинами связи по кольцу 2.

Недостаток такого устройства для коммутации процессоров состоит в том, что ограничение взаимодействия модулей, принадлежащих одной группе, связями по кольцу сужает возможности органиаации обмена информацией между модулями и процессорами. В результате уменьшается коэффициент использования оборудования системы и снижается ее производительность.

Цель изобретения - повышение коэффициента использования оборудования.

Поставленная цель достигается тем, что в многоуровневом устройстве для коммутации процессоров в многопроцессорной вычислительной системе, содержащем на каждом уровне группы модулей коммутации, причем модули коммутации каждой группы более низкого уровня соединены через шины связи с соответствующим модулем коммутации более высокого уровня, модули коммутации в каждой группе соединены между собой шинами связи по кольцу и по принципу каждый с каждым, а каждый модуль коммутации содержит блок сзвязи, память адресов свободных модулей коммутации и процессоров, блок управления, память занятости модулей коммутации и процессоров, буферную память, причем группа входов и выходов блока связи соединена с шинами связи с процессорами и модулями кo / мyтaции более низкого, более высокого и этого же уровня, первые четыре выхода блока связи соединены соответственн с первым входом памяти адресов свободных модулей коммутации и процессоров и с первого по третий входами памяти занятости модулей коммутации и процессоров, с четвертого по седьмой входы и первый и второй выходы которого соединены соответственно с первого по четвертый выходами и с первым и вторым входами блока управления, с пятого по седьмой выходы которого соединены с второго по четвертый входами памяти адресов свободных модулей коммутации и процессоров, пятый вход и первый и второй выходы которого соединены соответственно с третьим выходом памяти занятости модулей коммутации и процессоров и с первьм и вторым входами блока связи, третий, четвертый и пятый входы которого соединены соотвегственно с восьмым, девятым и десятым выхода1у1И блока управления, с третьего по пятый входы и одиннадцатый выход которого соединены соответственно с пятого по седьмой выходами блока связи.и с первым входом буферной памяти, второй вход и выход которой соединены соответственно с восьмым выходом и шестым входом блока связи.

Блок связи содержит входной коммутатор команды, входной коммутатор слова, входной коммутатор управления, регистр команды, регистр слова, усилитель, выходной коммутатор команды, выходной коммутатор слова, выходной коммутатор управления, причем входы входных и выходы вы0ходных коммутаторов команды, слова и управления образуют группу входов и группу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды,

5 второй вход и с первого по шестой выходы которого являются соответственно пятым входом, пятым, шестым, четвертым, первым, вторым и третьим выходами блока, а седьмой выход регистра команды соединен с первым

0 входом выходного коммутатора команды, выход входного коммутатора слова соединен с входом регистра слова, выход которого является восьмым выходом блока, выход входного комму5татора управления соединен с входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного когф ута0тора управления являются соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы выходных коммутаторов команды, слова и управления объединены и яв5ляются соответственно вторым и первым входами блока.

Кроме того, блок управления содержит три усилителя, пять элементов И, шесть элементов ИЛИ, семь

0 элементов задержки, регистр кода операций, причем первые входы первого и второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усили5теля являются соответственно третьим, четвертым и пятым входами блока, выход первого элемента Н соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ,

0 выход которого соединен с входом регистра кода операций, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ и Входом третьего элемента задержки,, вы5ход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И соединен с вторым входом первого элемента ИЛИ и входом второго элемента задержки,

0 выход которого соединен с вторым входом второго элемента ИЛИ и- входом четвертого элемента задержки, выходом соединенного с вторым входом третьего элемента ИЛИ, выходы первого элемента задержки, второго

5

и третьего элементов ИЛИ, а также регистра кода операций явля.отся вторым, первым, четвертым и третьим выходами блока, выход первого усилителя соединен с первым входом пятого элемента.И, выход второго усилителя соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход пятого элемента И, а та же второй вход четвертого элемента И являются соответственно первым и вторым входами блока, выход треть его элемента И соединен с первыми входами четвертого и пятого элементов ИЛИ, выход четвертого элемента соединен с входом пятого элемента задержки, выходом соединенного с первьпч входом шестого элемента ИЛИ, выход пятого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьего усилителя соединен с входом шестого элемента задер ки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, выходом соединенного с третьим входом четвертого и вторым входом пятого элементов ИЛИ, выходы четвертого элемента И и четвертого и шестого элементов ИЛИ являются соответственно пятым, шестым и седьмым выходами блока, выходы пятого элемента задержки, пятого элемента ИЛИ и пятого элемента И являются соотBiBTCTBeHHO десятым, девятым и восьмым выходами блока, выход шестого элемента задержки является одиннадцатым выходом блока.

На фиг. 1 приведена структурная схема предлагаемого многоуровневого устройства для коммутации процессоров в многопроцессорной вычислительной системе; на фиг. 2 - структурна схема модуля коммутации; на фиг. 3 структурная схема блока связи; на фиг. 4 - функциональная схема блока управления.

Многоуровневое устройства для коммутации процессоров (фиг. 1) содержит процессор 1, модули 2 коммутации, группы 3 модулей коммутации и шины 4 связи, соединяющие между собой модуль коммутации и процессор либо два модуля коммутации, принадлежащих одной группе или соседним уровням.

Модуль коммутации (фиг. 2) содержит блок 5 связи, память 6 занятости модулей коммутации и процессоров память 7 адресов свободных модулей коммутации и процессоров, буферную память 8, блок 9 .управления,, шину 10, соединяющую первый выход памяти адресов свободных модулей коммутации и процессоров с первым входом блока связи, шину 11, соединяющую первый выход блока связи с первым

входом памяти адресов свободных модулей коммутации и процессоров, шины 12-14, соединяющие второй, трети и четвертый выходы блока связи.с первь№1, вторым и третьим входами памяти занятости модулей коммутации и процессоров соответственно,, шины 15-18, соединяющие с первого по четвертый выходы блока управления с четвертого по седьмой входами памяти занятости модулей коммутации и процессоров соответственно, шины 19 и 20,.соединяющие первый и второй выходы памяти занятости модулей коммутации и процессоров соответственно с первым и вторым входами блока управления, шину 21, соединяющую третий выход памяти занятости ,модулей коммутации и процессоров с пятым входом памяти адресов свободных модулей коммутации и процессоров, шины 22-24f соединяющие с пятого по седьмой выходы блока управления с второго по четвертый входами памяти адресов свободных модулей коммутации и процессоров соответственно, шину 25, соединяющую одиннадцатый выход блока управления с первым входом буферной памяти, шину 26, соединяющую восьмой выход блока связи с вторым входом буфер1ной памяти, шину 27, соединяющую выход буферной памяти с шестым входом блока связи, шину 28, соединяющую второй выход памяти адресов свободных модулей коммутации и процессоров с,вторым входом блока связи, шину 29, соединяющую восьмой выход блока управления с третьим входом блока связи, и шины 30-34, соединяющие седьмой, шестой и пятый выходы и четвертый и пятый входы блока связи с пятым, четвертым и третьим входами и девятым и десятым выходами блока управления соответственно..

Блок связи (фиг. 3) содержит входные коммутаторы 35 команды, 36 слова и 37 управления, регистры 38 команды и 39 слова, усилитель 40, выходные коммутаторы 41 команды 42 слова и 43 управления, шину 44, соединяющую выход входного, коммутатора команды с п.ервым входом регистра команды, шину 45, соединяющую выход входного коммутатора слова с входом регистра слова, шину 46, соединяющую выход входного коммутатора управления с входом усилителя, шину 47, соединяющую седьмой выход регистра команда с первым входом выходного коммутатора команды, шины 48-50, соединяющие.выходы процессоров (модулей коммутации), подключенных к входу данного модуля коммутации, соответственно с входами входных коммутаторов команды слова, и управления, а также шины 51-53,

соединяющие входы процессоров (модулей коммутации), подключенных к данному модулю коммутации, соответственно с выходами выходных коммутаторов команды, слова и управления. Блок управления СФиг. 4) содержит однотипные усилители 54-56, элементы И 57-61, регистр 62 кода операций , элементы ИЛИ 63-68, элементы 69-75 задержки, шину 76, соединяющую выход усилителя 54 с первым входом элемента И 61, шины 77 и 78, соединяющие выход элемента И 57 с входом элемента 69 задержки и первым входом элемента ИЛИ 63 соответственно, шины 79 и 80, соединяющие выход элемента 69 задержки соответственно с входом элемента 71 задержки и первым входом элемента ИЛИ 64, шины 81 и 82, соединяющие выход элемента И SB с вторьом входом элемента ИЛИ 63 и входом элемента 70 , шины 83 и 84, соединяющие выход элемента 70 задержки с входом элемента 72 задержки и вторым входо элемента ИЛИ 64, шину 85, соединяющую выхрд элемента ИЛИ 63 с входом регистра 62 кода операций, шину 86, соединяющую выход элемента 71 задерки с первым входом элемента ИЛИ 65, шину 87, соединяющую выходы элемента 72 задержки с вторым входом элемента ИЛИ 65, шину 88, соединяющую выход элемента И 61 с вторым входом элемента ИЛИ 66, шины 89 и 90, соединяющие выход усилителя 55 с первыми входами элементов И 60 и 59 cooTBeTCTBesHHO, шины 91 и 92, соединяющие выход элемента И 59 соот-, ветственно с первым входом элемента ИЛИ 66 и первьш входом элемента ИЛИ 67, шину 93, соединяющую выход элемента И 60 с входом элемента 73 задержки, шину 94, соединяющую выход элемента 73 задержки с первым входом элемента ИЛИ 68, шины 95 и 96, соединяющие выход элемента 74 задержки соответственно с вторым входом элемента ИЛИ 68 и входом элемента 75 задержки, а также шины 97 и 9 соединяюише выход элемента 75 задержки с третьим и вторым входами элементов ИЛИ 66 и 67 соответственно.

Работа предлагаемого многоуровневого устройства для коммутации прцессоров в многопроцессорной вычислительной систе«ию состоит в обеспечении взаимодействия процессоров при решении одной задачи (допускающей распараллеливание процесса вычислений) либо некоторого множества задач. Взаимодействие регшизует ся под действием.специальной операционной системы. В результате ее работы процессоры, входящие в состав системы, объединяются в группы, структуры которых.отвечают структуре данных и спэраторов класса решаемых задач. Системные средства организации динамических связей процессоров системы содержатся в модулях коммутации и процессорах.

Модуль коммутации работает следуюсдам образом.

На модуль коммутации от связан.ных с ним процессоров поступают команды. Эти команды могут быть двух

0 типов: содержащие информацию Об их свободе либо о запросе на связь. Команды состоят из четырех полей А, В, С и D, где А - поле кода команды, В - поле признака свободы про5цессора данного типа, С - поле адреса процессора, D - поле управляющей информации.

При поступлении команды, содержащей информацию о свободе, содержимое полей А и D команды с выхода

0 блока 5 связи по шинам связи 32 и 31 поступает на блок 9 управления и инициирует его работу. Одновременно с этим содержимое полей В и С по шинам 12 и 14 связи поступает на

5 памя.ть 6 занятости модулей коммутации и процессоров и, кроме того, содержимое поля С передаётся еще по иине 11 в память 7 адресов свободных модулей коммутации и процессо0ров. Под действием управляющих сигналов , поступающих на память 6 из блока управления 9 по шинам связи 15-18, в памяти 6 запоминается содержимое полей В и С команды. Пос5ле окончания записи в памяти 6. содержимого полей В и С выполняемой команды из памяти 6 в блок 9 управления по шине 19 связи поступает соответствующий сигнал. В ответ на этот сигнал из блока 9 управления .

0 по шине 23 связи на память 7 поступает -управляющий сигнал, под действием которого ощрес процессора, предоставившего информацию р свободе, по шине 10 связи поступаетв

5 блок 5 свя.ш. Одновременно с этим блок 9 управления выдает по шине 29 сигнал об окончании выполнения принятой команды. Этот сигнал через блок связи передается по адресу,

0 хранящемуся в памяти 7, на процессор, предоставивший информацию о свободе. -На этом выполнение данной команды заканчивается.

При поступлении команды, содер5жащей информацию о запросе на связь, так же, как и при поступлении команды, содержащей информацию о свободе, содержимое полей А и D команды с выхода блока 5 связи по шингм связи 32 и 31 поступает на блок 9

0 управления и инициируют его работу, а содержимое поля С (аДрес процессора) по шине 11 связи из блока 9 поступает в память 7. Однако в отличие от реализации команды о сво5боде при реализации команды о запро се на связь на память б передается только содержимое поля В - признак свободы процессора. Это содержимое передается по шине 13 связи. В соот ветствии с содержимым поля В в памяти б осуществляется ассоциативный поиск адресов свободынх процессоров требуемого типа. Поиск адресов выполняется под действием управляющих сигналов, поступающих из блока 9 по шинам 15, 17 и 18 связи. Если в памяти б занятости модулей коммутации и процессоров адрес свободного процессора найден, то этот адрес из памяти б по шине 21 передается в память 7 адресов свободных модулей коммутации и процессоров. Из этой же памяти б по шине 19 связи в блок 9 управления передается сигнал об окончании ассоциативного поиска. Под действием этого сигнала в блоке 9 управления вырабатываются сигналы, управляющие обменом информацией между процессором, пославшим запрос на связь и свободным процессором, адрес кото рого передан в, память 7. Обмен выполняется следующим образом. Из блока 9 управления по шине 23 связи на память 7 поступает у равляющий сигнал, под действием которого адрес процессора, выставившего запрос на связь, поступает в блок связи по шине 10 связи. Из это го же блока 9 по шине 33 связи через блок 5 связи на процессор, выетавивший запрос на связь, поступает сигнал, управляющий считыванием информации из этого процессора. Считанная информация через блок 5 по шине 26 связи передается в буферную память 8. Одновременно с этим на блок 9 управления по шине 30 связи поступает управляющий сигнал. Под действием этого сигнала с задержкой на время, необходимое для принятия информации в буферную память 8, в блоке 9 управления формируется управляющий сигнал, поступающий по шине 24 связи на память 7 и обеспечивающий передачу адреса свободного процессора по шине 28 связи из памя ти 7 в блок 5 связи. По окончании передачи адреса свободного процессо ра в блок 5 в блоке 9 формируется управляющий сигнал, обеспечивающий передачу первого слова информации, записанной в буферной памяти 8, через блок 5 в свободный функциональный процессор. Этот управляющий сиг нал из блока 9 поступает на буферную память 8 по шине 25 связи, а информация в блок 5 и далее в свобо ный процессор передается из буферно памяти 8 по шине 27 связи. Через временной интервал, необходимый для принятия в свободный процессор первого слова, блок 9 управления выдает управляющие сигналы, инициирующие считывание последующих слов информации из процессора, выставившего запрос на связь, в выбранный свободный процессор. Признаком окончания обмена, и следовательно, и команды в целом в случае удовлетворения запроса является отсутствие управляющего сигнала в шине 30 связи. В случае, когда обмен не закончен, сигнал в шине 30 присутствует всегда - именно этот сигнал инициирует дальнейшую работу блока 9 для выполнения требуемых циклов обмена. Если запрос не удовлетворен, т.е. в памяти 6 не найден адрес свободного процессора, то соответствующий сигнал поступает из памяти 6 в блок 9 по шине 20 связи. В ответ на этот сигнал блок 9 выдает управляющий сигнал, который по шине 22 связи поступает в память 7 и формирует в этой памяти адрес модуля коммутации более высокого уровня иерархии. Далее через временной интервал, необходимый для установления кода адреса в памяти 7, в блоке 9 управления. формируется управляющий сигнал, обеспечивающий передачу адреса модуля коммутаци-и более высокого уровня иерархии, хранящегося в памяти 7, в блок 5. Этот управляющий сигнал передается по шине 24 связи, а информация об адресе передается из памяти 7 в блок 5 по шине 28 связи. Под действием управляющего сигнала, поступаивдего из блока 9 на блок 5 по шине 34 связи, команда о запросе на связь передается в модуль коммутации более высокого уровня иерархии. Процесс, выполнения команды запроса на связь с модулем коммутации более высокого уровня иерархии аналогичен рассмотренному выше процессу выполнения команды запроса на связь с модулем коммутации данного уровня иерархии. В случае окончательного отрицательного ответа модуль коммутации последнего уровня иерархии вырабатывает отрицательный ответ, который передается запрашивающему модулю. БЛОК 5 связи работает следующим образом. Команды от процессоров по шине 48 связи через коммутатор 35 и далее по шине 44 связи поступают в регистр 38 команды,и хранятся в этом регистре в течение всего времени выполнения команды. Поля А и D команды по шинам 32 и 31 соответственно поступают в блок 9 управления. Поле В команды по шине 13 поступает на память 6. Поля В и С по шинам 12 и 14 связи соответственно поступают на память 6, а поле С по шине связи 11 поступает еше на память 7. Работа блока связи иницииру ется по выполнению команды. При выполнении команды, содержащей информацию о свободе процессора определенного типа, после окончания работы памяти б коммутатор 43 производит коммутацию управляющего сигнала, поступающего из блока 9 управления по шине 29 связи в процессор, представивший информацию о Свободе. Адрес этого функционального процессора поступает на коммутатор 43 из памяти 7 по шине 10 свя зи. При выполнении команды Запрос на связь в случае, если в памяти 6 найден адрес свободного процессора требуемого типа, происходит обмен информационными словами между процессором, пославшим запрос на связь и свободным процессором. При обмене информацией управляющий сигнал, под действием которого происходит считывание информации из процессора, выставившего запрос на связь, поступает из блока 9 управления на коммутатор 43 по шине 33 связи. Адр этого процессора поступает на коммутатор 43 из память 7 по шине 10 связи. Сигнал поступающий на ком-мутатор 43 по шине 33 связи, проходит через этот коммутатор и по тии не 53 связи поступает в требуемый процессор. Считываемое информационное слово из процессора по шине 49 поступает на коммутатор 36 и далее по каналу 45 в регистр 39 слова. Из регистра 39 это слово по шине 26 связи передается в буферную память 8. Одновременно с поступлением информацион ного слова в регистр 39 из процессо ра на коммутатор 37 по шине 50 связи поступает управляющий сигнал, ко торый из коммутатора 37 по шине 46 связи поступает на усилитесь 40 и далее по шине 30 связи в блок 9 управления. Под действием управляющего сигна ла, поступающего из блока 9 в буфер ную память 8 по шине 25 связи, информационное слово, хранящееся в бу ферной памяти 8, по шине 27 связи передается на коммутатор 42, ас коммутатора 42 по шине 52 связи в свободный процессор. Адрес этого процессора передается на коммутатор 42 из памяти 7 по шине 28 связи. В случае, если при выполнении ко манды Запрос на связь адрес свободного процессора в Пс1мяти 6 данно го модуля коммутации не найден, в памяти 7 этого модуля коммутации фо мируется адрес и одуля коммутации б лее высокого уровня иерархии. Этот адрес из памяти 7 поступает на ком мутатор 41 по шине 28 связи. Под действием управляющего сигнала, поступающего из блока 9 управления по шине 34 связи, команда Запрос на связь, хранящаяся в регистре 38, по шине 47 связи поступает на коммутатор 41, а с выхода этого коммутатора по шине 51 связи - в модуль коммутации более высокого уровня иерархии. Блок управления (фиг. 4) работает следующим образом. По шине 32 связи с блока 5 связи на элементы И 58 и 57 и усилители 55 и 54 поступает содержимое поля А команды. По шине 31 связи на элементы И 58 и 57 поступает информация поля D команды. При выполнении команды Информация о свободе в соответствии с кодом выполняемой команды на выходе усилителя 56 устанавливается разрешающий потенциал этой команды, а управляющий сигнал проходит через элемент И 57. С выхода этого элемента по шине 78 связи через элемент ИЛИ 63 управляющий сигнал поступает в регистр 62 и устанавливает в этом регистре код команды Чтение по признаку. С выхода регистра 62 код команды по шине 17 связи поступает в память 6 занятости модулей коммутации и процессоров. Через время Т элемента 69 задержки пдсле поступления управляющего сигнала в регистр 62 управляющий сигнал поступает в память 6 по шине 16 связи, а также по шине 15 связи через элемент ИЛИ 64. Временной интервал С равен времени, необходимому для формирования кода в регистре 62. Через время t через элемент ИЛИ 65 в память 6 по шине 18 связи поступает сигнал начала выполнения операции в этом блоке. После окончания работы памяти 6 в блок 9 управления (фиг. 3) поступает сигнал на элемент И 61. Так как на второй вход этого элемента поступает разрешающий потенциал с усилителя 54, управляющий сигнал поступает в блок 5 модуля коммутации по шине 29, а в память 7 этого модуля - через элемент ИЛИ 66 по шине 23 связи. Под действием этих сигналов в процессор, предоставивший информацию о свободе, поступает сигнал об окончании выполнения данной команды. При выполнении команды Запрос на связь управляющий потенциал формируется на выходе усилителя 55, а управляющий сигнал проходит через элемент И 58. С выхода элемента -И 58 по шине 81 связи через элемент ИЛИ 63 управляющий сигнал поступает в регистр 62 и устанавлива-, ет в этом регистре код команды Чтение по признаку. Через время Т элемента 70 задержки управляющий сигнал поступает по шине 84 связи на элемент ИЛИ 64 и, пройдя через этот элемент, в память 6 по шине 1 связи. Временной интервал Т элеме та 70 задержки равен временному интервалу Г элемента 69 задержки. Череэ время t элемента 72 задержки через элемент ИЛИ 65 в память 6 по шине 18 поступает сигнал начала выполнения операции в этом блоке. Временной интервал t равен временному интервалу U . Если в памяти 6 найдено слово с данньпу ассоциативным признаком, то в этом блоке формируется сигнал окончания его работы, который поступает по шине 19 связи на элемент И 59 и проходит через него, так как на первом входе этого элемента имее ся разрешающий потенциал, формируемый на выходе усилителя 55. Под дей ствием сигнала, сформированного на выходе элемента И 59, происходит обмен информацией между процессором выставившим команду Запрос на связ и свободным процессором. Управление обменом реализуется следующим образом. Под действием уп равляющего сигнала, сформированного на выходе элемента И 59, управляющий сигнал поступает в память 7 модуля коммутации по шине 23 связи с выхода элемента ИЛИ 66, а в блок 5 модуля коммутации - по шине 44 свя8и с выхода элемента ИЛИ 67. Под действием этих управляющих сигналов происходит считывание информационных слов из процессора, выставившего команду Запрос на связь. Одновременно со считыванием информации из процессора, выставившего команду Запрос на связь, управ ляющий сигнал поступает по шине 30 связи на усилитель 56. Через время Tj , необходимое для формирования кода считанного информационного сло ва в буферной памяти 8 (фиг. 2), на этот блок по шине 25 связи поступает управляющий сигнал. Управляющий сигнал поступает также в память 7 модуля коммутации с выхода элемента И 68 по шине 24 связи.. Под дейт ствием управляющих сигналов, поступающих по шинам 24 и 25 связи проис ходит передача информации из буферной памяти 8 модуля коммутации в свободный процессор, удовлетворяющий запрос. Через временной интервал Т , не обходимый для передачи информационного слова из буферной памяти 8 в свободный процессор, управляющие сигналы с выходов элементов ИЛИ 66 и 67 по шинам 23 и 33 связи соответственно снова ,поступают на памят 7 и блок 5 связи модуля коммутации для организации нового цикла обмена информацией между процессором, выставившим запрос на связь и свободным процессором, удовлетворяющим этот запрос. Признаком окончания цикла обмена информации является отсутствие управляющего сигнала, приходящего из процессора по шине 30 связи. Если же в памяти 6 не найдено слово, удовлетворяющее требуемому признаку опроса, то в этом блоке вырабатывается управляющий сигнал, поступающий на элемент И 60. Так как на первом входе этого элемента имеется разрешающий потенциал (этот потенциал поступает с выхода усилителя 55 по шине 90 связи), на выходе элемента И 60 формируется управляющий сигнал. Этот сигнал поступает по шине 22 связи в память 7 и устанавливает в ней код адреса модуля коммутации более высокого уровня иерархии. Через время С элемента 73 задержки управляющий сигнал поступает по шине 34 связи в блок 5 модуля коммутаций, а по шине 24 - в память 7 этого процессора. Временной интервал необходим для формирования в памяти 7 кода адреса мрдуля коммутации более высокого уровня иерархии .. Под действием управляющих сигналов, поступающих по шине 24 связи в память 7 и по шине 34 связи в блок 5, данный модуль коммутации посЕллает команду Запрос- на связь в модуль коммутации более высокого уровня иерархии. Применение в группах модулей коммутации связей типа каждый с каждым позволяет использовать укрупненные структурные единицы мультипроцессорных систем - группы процессоров, обладающие повышенной функциональной гибкостью благодаря динамическим связям и обеспечивающие в процессе решения задачи возможность настройки соответствующей группы на более сложные структуры данных и операторов, чем в известных системах. В результате повышается коэффициент использования оборудования мультипроцессорных вычислительных систем и увеличивается их производительность. Применение модуля коммутации, содержащего память адресов свободных модулей коммутации и процессоров в сочетании с нелинейной памятью занятости модулей коммутации и процессоров, повышает функциональные возможности коммутации процессоров, расширяет возможности распараллеливания процесса решения вычислительных задач, а также приводит к увеличению коэффициента использования оборудования и производительности многопроцессорных систем.

10

/

2i

АО

xfg

Л

ЛГ

I

31

Г

VCyC7v

1111}

p

Л /f

25

26

27

28

2i

f i/V

Ny W

т

fe.2