Устройство для контроля параллельного двоичного кода на четность Советский патент 1983 года по МПК G06F11/10 G06F5/02 

Изобретение относится к вычислительной технике и может применяться для обнаружения ошибок при передаче информации в двоичном коде, а также в устройствах для преобразования ко дов. . По основному авт. св. № 871166 известно устройство для контроля па раллельного двоичного кода на четность, содержащее элемент И, тригге четности и регистр сдвига, каждый разряд которого содержит триггер, дополнительный элемент И и элемент ИЛИ, вход установки логической i каждого триггера регистра сдэига является информационным входом устройства, выход элемента И соедин со счетным входом триггера четности, выход которого является выходом устройства, первый вход элемента И соединен с выходом регистра сдвига, а второй вход элемента И соединен с синхронизирующим входом устройства, в каждом разряде регист ра сдвига единичный выход триггера соединен с первыми входами соответствующего дополнительного элемента И и элемента ИЛИ, выход которого соединен с D-входом триггера последующего разряда регистра и со вторым входом элемента ИЛИ последующего разряда регистра, D-вход триг гера старшего разряда соединен со вторым входом элемента ИЛИ данного разряда и со входом сигнала логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра, синхронизирующий вход устройства соединен со вторыми входами дополнительных элем тов И, выходы которых соединены с синхронизирующими входами триггеров соответствующих разрядов 1. Известным устройством решается задача контроля на четность двоичного кода как позиционного, так и непозиционного, например, двоичного кода Грея. Последний нашел широкое применение в аналого-цифровых преоб разователях в связи с малой ошибкой неоднозначности. Однако в связи с непозиционностью двоичного кода Гре возникает необходимость преобраэова ВИЯ его в позиционный двоичный код. Очень часто приходится решать одновременно задачу контроля двоичного кода Грея на четность и его преобразование в позиционный двоичный код, что известным устройством реализовать нельзя. Целью изобретения является расши рение функциональных возможностей устройства за счет обеспечения пре образования параллельного кода Грея в позиционный двоичный код. Поставленная цель достига:ется .тем, что в устройство введены группа из п-1 элементов И (где п - чис-ло разрядов кода Грея), группа из п-1 триггеров четности, второй элемент И и элемент задержки, причем вход синхронизации устройства соединен с первыми входами элементов И группы, через элемент задержки связан с прямым входом второго элемента И, выход каждого элемента И группы соединен со счетным входом :соответствующего триггера четности :группы, выходы которых образуют группу выходов устройства, выход каждого разряда регистра соединен со вторым входом соответствующего . элемента И группы, выход п-го разряда регистра соединен с инверсным входом второго элемента И и является первым управляющим выходом устройства, а выход второго элемента И является вторым управляющим выходом устройства. Введение дополнительных триггеров четности и вторых дополнительных ,. элементовИ позволяет расширить функциональные возможности устройства за счет преобразования кода Грея в позиционный двоичный код. На чертеже представлена схема предлагаемогоустройства при . В состав устройства входят регистр сдвига 1 с разрядами 1-1,1-2,1-3,1-4, в каждый из которых входят триггеры 2, первый дополнительный элемент И 3 и элемент, ИЛИ 4, элемент И 5, триггер 6 четности, группа вторых дополнительных элементов И 7,8 и 9, группа триггеров 10,11 и 12, синхронизирующий вход 13 устройства и вход 14 сигнала логического нуля устройства, элемент задержки 15 и элемент И 16, первый и второй управляющие выходы 17 и 18 устройства. Установка в нулевое состояние всех триггеров устройства условно не показана. Устройство работает следующим образо. В исходном состоянии триггеры 2 регистра сдвига, триггер 6 четности и дополнительные триггеры 10,11 и 12 четности находятся в нулевом состоянии. ; Контролируемый и преобразуемый код Грея подается на единичные входы триггеров 2 регистра сдвига 1 и записывается в нем. В тех разрядах, куда записаны логические нули входного кода Грея, нулевой потенциал с прямых выходов триггеров 2 блокирует соответствующий первый дополнительный элемент ИЗ для прохождения через него синхронизирующих импульсов от синхронизирующего входа 13 устройства на синхронизирующий вход триггера 2. А прохождение логических единиц через разряд регистра сдвига, в котором записан логический нуль, осуществляется от входа разряда через э теменТИЛИ 4 на выход. Каждый синхронизирующий импульс записывает логический нуль поступа ющий от входа 14 сигнала логическог нуля устройства, а ближайший к этом входу триггер 2, в котором кранилас логическая единица, и одновременно поступает через те вторые дополнительные элементы И 7,8,9 и элемент И 5, на второй вход которых поступает логическая единица с выходов элементов ИЛИ 4 разрядов регистра Iсдвига, на счетные входы соответственно дополнительных триггеров 10 IIи 12 четности и триггера 6 четности, изменяя их состояние на противоположное . Регистр сдвига обнулится за количество синхронизирующих тактов, равное числу единиц контролируемого и преобразуемого кода Грея. Определ при этом состояния триггера б четности и дополнительных триггеров 10 11 и 12 четностк. Обозначим через Ь ,Ь,Ь и Ьд значения двоичных битов разрядов кода Грея, а через а. , а,а значения состояний сЬответствующйх триггеров четности 6,12,11 и 10. Триггер со счетным входом реали- .зует операцию неравнозначности для внутреннего состояния S (t), совпадающего с. функцией выхода а (t) в момент времени t и единственного входа b (t).. a(t+l)-a(t)®b(t), где a(t+l) - выход, совпадакГщий с внутренним состоянием S(t) через вр мя &t . Поэтому для состояния триггеров четнойти 6,12,11 и 10 соответственно а.-,а и а можно записать а bij®b,©bj®b/ а, ь:;фь ®ь., . ) , Эта система равенств есть не .что иное, как значения позиционных двоичных разрядов. Значение af является признаком четности проверяемого кода Грея и одновременно младшим разрядом позици- онного двоичного кода. Считывание позиционного кода с прямых выходов счетных триггеров 6,12,11 и 10 производится при обнулении регистра 1 сдвига по сигналу логического О на первом управляющем .выходе 17 устройства. Синхронизирукнций импульс, пройдя элемент задержки 15 и элемент И 16 (в случае, если на его инверсный вход поступает лгогический О), поступает на второй управляющий выход 18. По этому сигналу производится сбрасывание счетных триггеров 6,12,11 и 10 в нуль и запись очередного параллельного двоичного числа в регистр 1 сдвига. Время задержки в элементе 15 определяется временем переключения триг- . геров четаости 6,12,11 и 10 и временем считывания информации с этих триггеров. Использование устройства для контроля параллельного двоичного кода на четность предлагаемой конструкции позволяет одновременно производить контроль параллельного кода Грея на четность и преобразование его в позиционный двоичный код. Кроме того, предлагаемое устройство преобразует код Грея в позиционный двоичный код за количество тактов синхронизирующих импульсов, равное количеству логических единиц в коде Грея. Известные преобразователи параллельного кода Грея в позиционный двоичный код производят это преобразование или эа количество тактов 2п или за количество тактов п. Таким образом, предлагаемое устройство обладает более высоким быстродействием операции преобразования параллельного кода Грея в позиционный двоичный код, ч,ем известные устройства.

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАРАЛЛЕЛЬНОГО ДВОИЧНОГО КОДА на четность по авт.св. 871166, отличающее с я тем, что, с целью расцшренигя функциональных возможностей эа счет обеспечения преобразования параллельного кода Грея в позидионньй код, в устройство введены группа из п-1 эло ентов И (где п- число разрядов кода Грея),, группа из п-1 триггеров четности, второй элемент И и элемент задержки, причём вход синхронизации устройства соединен с первыми входами элементов И группы и через элемент задержки - с прямым входом второго элемента И, выход каждого элемента И группы соединен со счетным входом соответствующего триггера четности группы, выходад которых образуют группу выходов устройства, выход каждого, разряда . регистра соединен с вторым входом соответствующего элемента И rpynnia, выход п-го разряда регистра соединен с инверсным входом второга элемента и и является первым управляющим о S выходом устройства, выход второго элемента И является управляющим выШ хойом устройства. S еЬ9 оо со со «