Устройство для решения дифференциальных уравнений Советский патент 1983 года по МПК G06F17/13 

третий выход блока управления соедИ нен с первым управляющим входом ре гистра приращений аргумента, четвертый выход блока управления соединен с первым управляющим входом регистров производных и регистра функции, о тли ч а ющ е е с я тем, что, с целью расширения функцион-альных возможностей за счет решения неоднородных линейных и нелинейных дифференциальных уравнений с переменными коэффициентами, в него введены п блоков коммутации нелинейностей, п блоков вычисления числовых значений производных произведения переменных, п генераторов переменных коэффициентов, генератор правой части, п-1 регистров начальных условий по производным и регистр начальных условий по фунедии, блок задания интервала аргумента, регистр предыдущего значения частичной суммы, узел контроля нуля, триггер контроля, (п+1)-я, (п+2)-я и (п+3)-я группы элементов И, пересчетная схема и элемент И, причем входы производных и функции, входы номеров регистров производных и регистра Функции блоков коммутации нелинейностей соединены соответственно с выходами регистров производных и регистра функции и с соответствующими входами номеров регистров производных и регист ра функции устройства, входы производных и функции, вход переменного коэффициента и вход количества сомножителей в нелинейности блоков вычисления числовых значений производных произведения переменных соответственно соединены с выходами соответствующих блоков коммутации нелинейности, с первыми выходами соответствуияцих генераторов переменных коэффициентов и с входом задания количества сомножителей-в нелинейности устройства, первый блока управления подключен к входу задания количества сомножителей в нелинейности устройства, выходы блоков вычисления числовых значений производных произведения переменных и первый выход генератора правой части соединены с соответствующими входами сумматора, информационные входы генераторов переменных коэффициентов и генератора правой части соединены с входами шага, постоян,ных коэ,ффициентов и начальных у сло:вий генераторов устройства, вторые выходы которых соединены с соответствующими (п+1 ) -ми входами элемента И, выходы элементов И с первой по п-ю группы соединены с соответствующими выходами производных и функции устройства, с первыми информационными входами соответствующих регистров начальных условий по производным и функции, выходы которых соединены с вторыми входами соответ ствующих накопителей зна1ений производных и функции положительного аргумента и с третьими информационными а ходами соответствующих регистров производных и Функции, второй и третий входы накопителя значений функции отрицательного аргумента соединены соответственно с выходом регистра начальных условий по функции и с выходами элементов И первой группы, выход накопителя значения функции отрицательного аргумента соединен с информационным входом регистра предыдущего злачения частичной суммы, выход которого подключен к информационным входам элементов И {п+2)-й группы, выходы которых подключены к второму информационноглу входу схемы сравнения, выход регистра предпредыдущего значения функции подключен к информационным входам элементой И (п+3)-й группы, выходы которых подключены к третьему информационному входу схекИ сравнения, управляющие входы элементов И (п4-2)и (п+З) -и групп подключены соответственно к нулевому и единичному выходам триггера контроля, единичный вход которого, второй управляющий вход накопителя значений функции отрицательного аргумента, первые управляющие входы регистров начальных условий по производным и по функции управляющие рходы элементов И групп с первой по (п-(-Г)-ю, управляющий вход регистра предпредыдущего значения функции, первый управляющий вход регистра предыдущего значения функции, вторые управляющие входы регистров производных и регистра функции, второй вход блока управления и первый установочный вхоД пересчетной схемы подключены к выходу , элемента И, (п+2)й вход которого соединен с выходом схемы сравнения, первый управляющий вход схемы сравнения соединен с выходом узла контроля нуля, вход которого соединен с выходом блока вычисления членов ряда Тейлора отрицательного аргумента, нулевой вход триггера контроля, третьи управлянядие входы регистров производных и функции, вторые управляющие входы накопителей значений производных и функции положительного аргумента, третий управляющий вход накопителя значения функции отрицательного аргумента, второй управляющий вход регистра приращения аргумента, первый управляющий вход блока задания аргумента, третий вход блока управления соединены с выходЬм пересчетной схемы, второй информационный вход регистра предыдущего значения функции, вторые информационные входы регистров начальных условий- по производным и по функции, третьи входы накопителей значений производных и функции положительного аргумента, четвертый вход накопителя значения функции отрицательного аргумента, четвертые информационные входы регистров производных и функции, а также информационный вход блока задания интервала аргумента и информационный вход регистра приращения аргумента соединей с входом задания начальных условий ,. границ интервала и шага устройства, четвертый вход блока управления соединен с первым выходом блоч ка задания интервала аргумента, второй выход которого подключен к инфор мационным входам элементов И {п+1)-й группы, выходы KOTOpbix соединены с выходом аргумента устройства, первый выход блока управления соединен со . вторым управляющим входом схемы сравнения/ с управляющим входом регистра предьщущего значения частичной суммы, четвертый выход блока управле-ния соединен со вторым установочньв-i входом пересчетной схемы, пятый вы;:од блока управления соединен со вторыми управляющими входами регистров начальных условий по производным и по функции, со вторым управляющим входом регистра предыдущего значения функции, со вторым нулевыг входом триггера контроля, шестой.выход блока управления соединен со вторыгу управляющим входом блока задания интервала аргумента. Кроме того, первый, второй, третий, четвертый, пятый и седьмой выходы блока управления, а также выход элемента И и выход пересчетной схемы соединены соответственно с управляющими входами генераторов переменных коэффициентов и генератора правой части, седьмой выход блока управления сое.динен с управляющими входами блоков коммутации нелинейностей, с управляющими входами блоков вычисления числовых значений производных произведений переменных, с входом пересчет.ной схемы.

2, Устройство по П.1, отличающееся тем, что каждый генератор переменных коэффициентов и генератор правой части содержат сумматор, регистр приращения аргумента, р блоков вычисления членов рядов Тейлора положительного аргу- ; мента и блок вычисления членов ряда Тейлора отрицательного аргумента, накопитель значения функции и р-1 накопителей значений производных положительного аргумента, накопитель значения функции отрицательного аргумента, схему сравнения, регистр пред предыдущего значения функции и регистр предыдущего значения функциИь

:р+2 групп элементов И, р- регнст,ров производных и регистр функции, р-1 регистров начальных условий по производным и регистр начальных условий по функции, р регистров постоян;ных коэффициентов, р узлов умножения, регистр пред лдущего значения частичной су1-1мы, узел, контроля нуля, триггер контроля, регистры производных и функции соединены последовательно, выход i-ro (те ,3,..., р) регистра подключен к первому информационному входу (i-l)-ro регистра, выход каждогорегистра производных и регистра функции соединен с первым входом соответствующего блока вычисления членов рядов Тейлора положительного аргумента и с первым входом соответствующего узла умножения, второй вход которого соединен с выходом соответствующего регистра постоянных коэффициентов, выходы узлов умножения соединены с соответствующими входами сумматора, выход котоiporo соединен с первым информационным входом регистра (р-1)-й произ.водной, выходы блоков вычисления членов рядов Тейлора положительното аргумента со второго по р-й соединены с первыми входами соответст:вующих накопителей значений произ:водных положительного аргумента, а выход первого блока вычисления членов .ряда Тейлора соединен с первым входом накопителя значения функции положительного аргумента,выход регистjpa функции соединен с первым входом блока, вычисления членов ряда тейло-.. ра отрицательного аргумента, выход которого соединен с первым входом накопи.теля значения функции отрицательного аргумента, выходы нак9пи-телей.значений производных и функции положительного аргумента подключены соответственно к информационному входу элементов И групп с первой по р-ю, выходы которых соединены со вторыми информационными входами соответствующих регистров производных и функции и с первыми информацион|ными входами, соответствующих регистров начальных условий по производным и по функции, выходы которых соединены со вторыми входами соответствующих накопителей значений производных и функции Г1ОЛОЖИтельного аргумента и с третьими информационными входами соответствующих регистров производных и функции, второй и третий входы накопителя значения функции отрицательного аргумента соответственно соединены с выходом регистра начашьных условий по функции и с выходом элементов И первой . группы, выход накопителя значения функции отрицательного аргумён.та соединён с первым информационным входом схемы сравнения и с информационным

входом регистра предыдущего значения частичной суммы, выход которого подключен к информационным входам элементов И (р+1)-й группы, выходы которых подключены ко второму информационному входу схеглы сравнения, выходы элементов И первой группы подключены к первому информационному входу разрядов регистра предьщущего значения функции, выход которого соединен с информационным входом регистра предпредыдущего значения функции, выход регистра предпредыдущего значения функции подключен к информационным входам элементов И {р+2)-й группы, выходы кото.рых подключены к третьему информационному входу схемы сравнения, управляющие входы элементов И (р+1)и (р+2)-й групп соответственно подключены к нулевому и единичному выходам триггера контроля, первый управляющий вход схемы сравнения соединен с выходом узла контроля нуля, вход которого соединен с выходом блбка вычисления членов ряда Тейлора отрицательного аргумента, вторые входы блоков вычисления членов рядов Тейлора положительного аргумента и блока вычисления членов ряда Тейлора отрицательного аргумента соединены с выходом регистра приращений аргумента, информационный ёход регистра приращений-аргумента, информационные входы регистров постоянных коэффициентов, второй информационный входрегистра предьщущего значения функции, вторые информационные входы регистров начальных условий по производным и по функции, третьи входы накопителей значений производных и функции положительного аргумента, четвертый вход накопителя значений функции отрицательного аргумента, четвертые информационные входы регистров производных и функции подключены к информационному входу генератора, первые управляющи.е входы накопителей значений производных положительногоаргумента, значения функции положительного аргумента, значения функции отрицательного аргумента, второй управляющий вход схемы сравнения, управляющий вход .регистра предыдущего значения частичной суммы, управляющие входы блоков вычисления членов рядов Тейлора положительного аргумента и блока вычисления членов ряда Тейлора отрицательного аргумента, первый управляющий вход регистра приращения аргумента, первые управляющие входы регистров производных и регистра функции, пер вьте управляющие входы регистров начальных условий по производным и по функции, первый нулевой вход тригге ра контроля, первый управляющий вход регистра предьщущего значения функции, управляющие входы узлов умножения, управляющие входы регистров постоянных коэффициентов, а также единичный вход триггера контроля, второй управляющий вход регистра предыдущего значения функции, управляющий вход регистра предпредыдущего значения функции, второй управляющий вход накопителя значения функции отрицательного аргумента, управляющие входы элементов И групп с первой по р-ю, вторые управляющие входы регистров производных и регистра функции, вторые управляющие входы регистров начальных условий по производным и по функции, второй нулевой вход триггера контроля, третьи управляющие входы регистров производных и функции, вторые управляющие входы накопителей значений производных и функции положительного аргумента, третий управляющий вход накопителя значения функции отрицательного аргумента, второй управляющий вход регистра приращения аргумента соединены с управляющим входом генератора, выход регистра функции подключен к первому выходу генератора, выход схемы сравнения подключен

ко второму выходу генератора.

1

3. Устройство ПО-П.1, о т л и чающееся тем, что блок вычисления ЧИСЛОВЫХ значений производных произведения переменшлх, количество которых равно 1+1 (где1 1, 2,...,q), а порядок производных равен I (где ,1,2,-i.. ., k-1 ) ,. содержит k-cj регистров -первых сомножителей и их производных г-и (где - 1-fk) строки Д)-го (гдер lf(|) столбца, (k-l)q регистров вторых сомножителей и их производных i-и (где .k) строки -О-го (где Ti)l-rq) столбца и регистр вторых сомножителей и их производных первой строки первого столбца, k-1 регистров коэффициентов, k-2 двухвходовых сумматбров коэффициентов, k-2 первых узлов умножения, k вторых узлов умножения, k-входовый сумматор, группу элементов И, регистр количества сомножителей в нелинейности, причем выходы каждых предыдущего и последующего регистров коэффициентов подключены к входам соответствующего двухвходового сумматора коэффициентов, выход которого подключен к информационному входу того же последующего регистра, выходы регистров коэффициентов, за исключением выхода первого регистра коэффициентов, соединены с первыми входами соответствующих первых узлов умножения, вторые входы которых соединены с выходами регистров первых сомножителей и .их производных первого столбца соответствующей 1-й.(где i 2Tk-l) строки, при этом выходы регистров первых сомножителей и их производных первого столбца i-й (где ) строки соединены с первыми информационнымивходами регистров первых сомножителей и их производных всех q столбцов соответственно той же i-й cTjpoки, выходы регистров первых сомножителей и их производных-г -го (где . ,3,.., стрлбца каждой i-й (где lfk) строки соединены со вторыми информационными входайи регистров первых сомножителей и их производных (у-1)-го столбца той же каждой i-й строки, третьи информационные входы регистров первых сомножителей и их производных 1-го, 2-го, ..,, qrrq столбцов всех (где tTk) строк подсоединены к соответствующим входам производных и функции блока, выходы первых узлов умножения и выходы регистров первых сомножителей и их производных первойи k-й строк первого столбца соединены с первыми входами соответствую тих вторых узлов умножения, вторые входы которых соединены с выходами соответствующих регистров вторых ; сомножителей и их производных первого столбца i-й (где ) строки и регистра вторых сомножителей и их производных первого столбца первой строки, выходы вторых узлов ; умножения соединены с входами k-Bxo дового сумматора, выход регистра ; вторых сомножителей и их производных первого столбца первой строки и выходы регистров вторых сомножителей и их производных первого столбца i-й (где i 2rk-l) строки соединены с первыми информационными входами регистров вторых сомножителей и их производных всех q столбцов последующей i+1 строки, выходы регистров вторых сомножителей и их производных f-го (где ,3,. .. ,11} : столбца каждой i-и (где i 2 k) стро ки соединены со вторыми информационными входами регистров вторых сомножителей и их производных (V-1)-го столбца той же каждой i-ой строки, первый и второй информационные регистра вторых сомножителей и их ; производных первой строки первого столбца соответственно соединены с i входом переменного коэффициента бло-ii ка и с выходом k-Бходового суммато ; ра, при этом выход k-входового сум- ; матора подключен к входу группы элементов И, выход которой соединен с выходом блока, первые управляющие входы регистров первых сомножителей и их производных 1-го, 2-го,,..., q-ro столбцов i-x (где i lTk) стЬок и ре гистров вторых сомножителей и их производных 1-го, 2-го, ..., q-ro столб ;,ов i-x (где ) строк соединены с соответствующими выходами

регистра количества сомножителей в нелинейности, вход которого соединен с входом количества сомножителей в нелинейности блока, первый управ.ляющий вход регистра вторых сомножи телей и их производных первой строки iпервого столбца, вторые управляющие входы регистров первых сомножителей и их производных и регистров вторых сомножителей и их производных, синхронизирующие входы регистров первых : сомножителей и их производных, регистров вторых сомножителей и их про из(водных и регистров коэффициентов, за исключением первого регистра коэффициентов, третьи управляющие ВХОДЫ регистров первых сомножителей и их производных, управляющий вход группы элементов И, управляющие :входы первых и вторых узлов умноже; ния соединены с управляющим входом iблока.

: 4. Устройство по п.1, о т л и ;ч а ю щ е е с я тем, что блок зада1ния интервала аргумента содержит регистр приращения аргумента, сум.матор, регистр значения аргумента в начале интервала, регистр значения аргумента в койце интервала, схему сравнения, причем первый вход сумматора соединен .с выходом регистра приращений аргумента, информационный вход которого соединен с информационным входом блока, второй вход ; сумматора и его выход соединены, соответственно с выходом и первым информационным входом регистра значения аргумента в начале интервала, при этом выход регистра значения аргумента в начале интервала соединен с первым выходом схемы сравнения, второй вход которой соединен с входом регистра значения аргумента в конце интервала, второй информационный вход регистра значения аргумента в начале интервала и информационный вход регист|)а значения аргумента в конце интервала соединены с информационным входом блока, первый управляющий вход регистра значения аргумента в начале интервала соединен с первым управляющим входом бло;Ка, второй управляющий вход регист:ра Приращения аргумента, второй управляклций .вход регистра значения аргумента в начале интервала и управ:ляющий вход регистра значения аргумента в конце интервёша, третий : управляющий вход регистра приращения аргумента и третий управляющий вход, регистра значения аргумента в нача1ле интервала соединены с вторым управляющим вхсдаом блока, первый выход блока соединен с выходом схемы сравнения, второй выход блока соединен с выходом регистра значения аргумента в начале -интервала.

5.Устройство по п.1, о т л и чающееся тем, что блок вычио ления членов ряда Тейлора содержит регистр, узел деления, первый узел умножения, второй узел умножения, причем выходы первого узла умножения и регистра соответственно соединены с первым информационным входо регистра и с входом делимого узла деления, выход которого соединен с первым входом первого узла умножения и с первым входом второго узла умножения, второй вход и выход которого соответственно соединены с первым входом и выходом блока, второй вход первого узла умножения и второй информационный вход регистра соединены со вторым входом блока, вход делителя узла деления, управляющий вход

(регистра, управляющий вход узла деле ния, управляющие входы первого и второго узлов умножения соединены с управляющим входом блока.

6.Устройство по п.1,о т л и ч д ю щ е-е с я тем, что блок управления содержит генератор тактовых импульсов, пять синхронных. RS-триггеров, два асинхронных RS-триггера, девятнадцать элементов И, группу элементов И, элементов ИЛИ, два дешифратора, регистр с единичным кодированием, три пересчетные схемы, кольцевой счетчику кнопку Исходное состояние, кнопку причем единичный выход первого синхронного RS-триггера соединен с первыми входами первого, второго, третьего, пятого, шестого, восьмого элементов И, а нулевой выход соединен

с его единичным синхронным входом и с первым входом седьмого элемента И, единичный выход второго синхронного RS-триггера соединен со вторыми вхоч дами первого, шестого, восьмого элеп ментов И, а нулевой выход соединен с первым входом четвертого элемента И и вторыми входами третьего, пятого и седьмого элементов И, единичный выход третьего синхронного RS-триггёра соединен со вторыми входами второго элемента И, четвертого элемента И и с третьим входом шестого элемента И, а нулевой выход - с третьими входами первого и восьмого элементов И, выходы первого, второго, третьего элементов И подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен с нулевым синхронным входом первого синхронного RS-триггера выходы четвертого и пятого элементов И подключены к соответствующим входам второго элемента ИЛИ, выход которого соединен с единичным син хронным входом второго синхронного RS-триггера, выходы iaecToro и седь-,

мого.элементов И подключены к соответствующим входам третьего элемента ИЛИ, выход которого соединен с нулевым синхронным входом третьего синхронного RS-триггера, выход восьмого элемента И соединен с нулевым и единичным синхронными входами соответственно второго и третьего синхронных RS-триггеров, единичный выход четвертого синхронного RS-триггера соединен с первыми BXOдами девятого, двенадцатого и тринадцатого элементов И, а нулевой выход соединен с первыми входами девятого и одиннадцатого элементов И, единичный выход пятого синхронного RS-триггера соединен со вторыми входами девятого, десятого и двенадцатого элементов И, а нулевой выход соединен со вторыми входами одиннадцатого и тринадцатого элементов И, выходы девятого и тринадцатого, десятого и одиннадцатого элементов И соответственно подключены к соответствующим входам четвертого и пятого элементов ИЛИ, выходы которых соответственно соединены с нулевым и единичным синхронными входами четвертого синхронного RS-триггера, выходы двенадцатого и тринадцатого элементов и соответственно соединены с нулевым и единичным синхронными входами пятого синхронного RSтриггера, первы.е нулевые асинхронные входы первого, второго, третьего четвертого и пятого синхронных RSтриггеров соединены с выходом кнопки Исходное состояние, вход которой соединен с выходом генератора тактовых импульсов, единичньай асинхронный вход первого синхронного RS-триггера и вторые нулевые асинхронные входы второго, третьего, четвертого и пятого синхронных RSтрйггеров соединены с выходом шестого элемента ИЛИ, синхронизирующие входы первого, второго, третьего, четвертого и пятого синхронных RSтриггеров соединены с выходом четырнадцатого элемента И, первый и второй входы которого соответственно соединены с выходом генератора так-, товых импульсов и с единичным-выходом первого асинхронного RS-триггера, единичный вход которого подключе к выходу кнопки Пуск, вход которой соединён с выходом генератора тактовых импульсов, выходы первого, второго и третьего синхронных RS-триггеров подключены к входс1М первого дешифратора, а выходы четвертого и пятого синхронных RS-триггеров подключены к входам второго дешифратора, нулевой выход первого дешифратора соединен с управляющим входом регистра с единичным кодированием, первый выход первЪго дешифратора сое|динен с установочным входом кольце ; вого счетчика и с нулевым входом второго асинхронного RS-триггера, второй выход первого дешифратора соединен с первыми входами К элементов группы элементов И, с первыми входами седьмого элемента ИЛИ, девятнадцатого элемента И и с входом кольцевого счетчика, третий выход первого дешифратора соединен с первыми входами, пятнадцатого и шестнадцатого элементов и, вторые входы которых соединены с выходом четырнадцатого элемента И, четвертый выход перво- . го дешифратора соединен со вторым входом седьмого элемента ИЛИ, пятый выход первогодеедфратора соединен с единичным входом: второго асинхронного RS-триггера, единичный выход которого соединен со втррым входом девятнадцатого элемента И, седьмой выход первого дешифратора соединен с третьим входом од инйадцатого эле мента И, выход.регистра с единичным кодированием сойдйнен с входом установки коэффициентов пересчета первой йересчетной схемы, вход которой соединен с выходом второй переочетной схемы, вход второй пересчетной схемы соединён с выходом пятнадцатого элемента И, кроме того, выход второй пересчетной схемы соединен , с четвертыми входами первого и восьмбго элементов И, а выход первой пересчотной схемы соединен с пятым :входом первого элемента И, установочные входы первой, второй и третьей пересчетной схем соответственно сое;динены с выходом кнопки .Исходное состояние и с выходом шестого эле- ИЛИ, перцый выход второго де-

шифратора роединен с первыми входами ;семнадцатого и восемнадцатого элементов И, вторые входы которых соединены с выходом четырнадцатого элемента И, выход семнсодцатого элемента И соединен с входом третьей пересчетной схемы выход которой соединен с третьим входом трин.адцатого элемента И, к первому входу блока {тодключен информационный вход регистjpa с единичным кодированием, ко второму входу блока подключен первый вход шестого элементаИЛИ, к третьему входу блока подключен второй вход Шестого элемента ИЛИ и второй выход блока, к четвертому входу блока подIключен нулевой вход первого асинхрон ного RS-триггера, к первому выходу яблока подключены нулевой выход первого дешифратора, второй и третий выходы второго дешифратора, ко вто. рому выходу блока подключены третий .вход блока, седьмой выход первого :дешифратора и выход восемнадцатого I элемента И, к третьему выходу блоi ка подключен нулевой выход первого дешифратора, к четвертому выходу блока подключены нулевой и шестой, выходы первого дешифратора, к пято:му выходу блока подключен нулевой выход первого дешифратора, к шестому выходу блока подключены нулевой И первый выходы первого дешифратора, к седьмому выходу блока подключены :первый, второй .и пятый выходы дешифратора, выходы k элементов И группы, выходы седьмого эле мента ИЛИ, шестнадцатого и девятГнадцатого. элементов и и выходов первой пересчетной схеIJMH. . . . t

1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ даФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, сумматор, регистр приращения аргумента, п блоков вычисления членов рядов Тейлора положительного аргумента и блок вычисления ч-ленов ряда Тейлора Отрицательного аргумента, накопитель значения функции и п-1 накопитель значений производных полоисительнрго аргумента, накопитель значения функции отрицательного аргумента, схему сравнения, регистр предпредыдущёго значения функции и регистр предыдущего значения функции, п групп элементов И, п-1 регистров производных и регистр функции/ срёдиненшае последовательно, выход i-гчэ (где , . 3,..., п) регистра производной подключен к первому информационному входу (}-1)-го регистра производной выход сумматора соединен с первым информационным входом регистра (п-Т)-й производной, выход каждого регистра производной и регистра функции соединен с первым входом , соответств Лощего блока вычисления, членов рядов Тейлора положительного аргумента, выходы каикдого из котоjpHX со второго по п-й, соединены (с первым входом соответствующего накопителя значений производтлх положительного аргумента, а клход первого - с первым входом накопите. ля значения функции положительного аргумента, выход каждого накопителя значений производных и функции положительного аргумента подключен к информационным входам элементов И .соответствующей группы с первой по п-ю, выходы которых соединены с вторыми информационными входами соответствующих регистров производных и функции, выход регистра функции соединен с первым входом блока вычисления членов ряда Тейлора отрицательного аргумента, выход которого соединен с первым входом накопителя значения функции отрицательного аргумента, выходы элементов и первой группы подключены к информационному входу соответствующих разрядов регистра предыдущего значения функции, выход которого соединен с информа.ционным входом регистра предпредыдущего значения функции, первый (.информационный вход схемы сравнения соединен с выходом накопителя НИИ функции отрицательного аргумента, 10 вторые входы блоков вычисления членов О9 рЭ 4ii рядов ТейлОра положительного аргумен-. та и второй вход блока вычисления .членов ряда Тейлора отрицательного аргумента соединены с выходом регистра приращения аргумента , первьа выход; .блока управления соединен с первым .управляющим входом каждого накопите ля з начений производных положитёЛвноigo. аргумента, значения функции положительного аргумента, значения фун ции отрицательного аргумента, второй выход блока управления (Соединен с управляющим входоь-. :каждого блока вычисления членов Р5До Тейлора положительного ар(ГумеНТа и блока вычисления членов Тейлора отрицательного аргумента.

Изобретение относится к вычислительной технике и может быть использов.анс для решения с заданной точностью неоднородных линейных и нелинейных дифференциальных уравнений с переменными коэффициентами

Известно устройство для решения дифференциальных уравнений, содержащее регистр функции, регистры производных, регистры приращений функции, приращений производных и приращений аргумента, регистр старшей производной, регистры постоянных и переменных коэффициентов блоки анализа, триггеры знака, :блок правления, коммутатор, блок .сдвига и блок элементов ИЛИ til.

В этом устройстве решение одно- , родного линейного дифференциального уравнения с постоянными коэффициентами

;vi} . (ни) Y «V, Y

(1)

н интервале

)

при начальных условиях

Г -о,. V (3

происходит путем вычисления числовых значений частичных сумм

(м) W h

.rV- TfTTTir П ()

It-i

j

оответственно рядовТейлора

Л(х - х,)

Y(x)y;

i I

.1

f (x-xj )

:х)1У

(5)

)

1

1-:0

vTx ) Y iil2iiZ.

для калсдой точки интервала j+1, где -f I-1, с шагом

h ux °

(6)

причем количество точек г такое, что выполняется условие .

Числовые значения частичных сумм () соответственно представляют числовые значения функции У , являющейся решением уравнения {1), и

производных Y; , . . . .В ТОЧКв

j+1 интервала.

При решении уравнения (1) устройство работает в трех последовательных во времени режимах.

В первом режиме формируются и вычисляются числовые значения переменных йоэффициентов

h

Ь.

для ,2,...,п., л

Всего за время решения уравнения (1 ) вычисления в этом режиме выполняются один раз.

Во втором режиме формируется и вычисляется числовое значение старшей пр.оивводной

vf

. -.-a.Y. 3у,- Yj +,

в точке j аргумента. Всего за время решения уравнения {1)| вычисления в этом режиме выполняются г раз.

В третьем режиме формируются и вычисляются числовые значения функции и производных

Y- +bYJM , - Y; H- &Yj+.( ,

j- v«-

B точке J+1 интервала. Для этрго j первоначально формируются и заычисляются числовые значения приращений функции и производных

+ ь„.„ у --+ь у.

AYjH V. +.

« J

j

в точке j+1 интервала. Всего за время решения уравнения (1 вычисления в этом режиме выполняются г раз.

. Известно, что точность вычислений с использованием ряда Тейлора при заданной величине шага зависит от количества членов в частичной сумме, посредством которой этот ряд Тейлора представляется. Чем болше количество членов будет содержатся в частичной сумме, тем с большей точностью будет получен результат.

Поскольку количество членов в частичных суммах (4) соответственно равно п+1, п, ..., 1, где п - порядок решаемого уравнения (1), то при заданной величине шага h точность вычисления числовых значений производных Y/ . в данной точке интервала понижается с каждым повышением их порядка, что понижает точность вычисления числового значения функции YJ4.1 в последующей точке интервала. Кроме того, чем ниже порядок п, тем с меньшей точность1о будет вычислено числовое значение функции Y,jj.. Следовательно, неодинаковое количество членов в частичных суммах {) обуславливает в устройстве понижение точности решения уравнения (1) в каждой последующей точке интервала, а зависимость количества членов в частичной сумме, представляющей функцию YA , от порядка решаемого уравнения (1) обуславливает в устройстве зависимость точности решения уравнения (1 от его порядка.

В связи с тем, что количество членов в частичной сумме, представляющей функцию Yj , ограничено порядком |t решаемого уравнения (1), то достичь заданной точности решения этого уравнения можно путем подбора соответствующей величины шага h. Для этого требуется получить контрольные решения уравнения (1) с различными величинами шага h путем решений этого уравнения-на устройстве, а затем сопоставить и сравнить эти решения между собой. Однако необходимость подбора требуемой величлны шага значительно увеличивает время получения решения, а последовательный во времени характер вычислительного процесса в устрюйстве также значительно увеличивает время получения решения.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее блок управления, сумматор, регистр приращений аргумента, блоки вычисления чле нов рядов Тейлора положительного аргумента и блок вычисления членов ряда Тейлора отрицательного аргумента, накопители значений-функции и производных положительного аргумента, накопитель значения функции отрицательного аргумента, схему сра нения, регистр предпредьщуадего значения функции и регистр предыдущего значения функции/ группы элементов И, регистры постоянных коэфф циентов, блоки умножения, регистры производных и регистр функции, которые соединены последовательно в по рядке убывания порядка производной, выходы каокдого регистра производных и регистра функции соединены с первыми входами соответствующих блоков умножения, второй вход каждого блок умножения соединен с выходом соответствующего регистра постоянных ко эффициентов, выходы блоков умножени соединены с входами сумматора, выт хрд которого соединен с входом регистра (п-1)-ой производной, выходы регистров производных и регистра функции соединены с первыми вводами соответствующих блоков вычисления f членов рядов Тейлора положительного аргумента, выходы которых соединены соответственно с входами накопителе значений производных и накопителя значения функции положительного ар. гумента., выходы которых через группы элементов И соединены соответственно с входами регистров производных и регистра функции, выход регис ра функции соединен с первым входом блока звычисления членов ряда Тейлор отрицательного аргумента, выход к6торого соединен с входом накопителя . значений функции отрицательного аргумента, вход регистра предыдущего зИачения функции через группу элементов И соединен .с выходом накопителя значений функции положительного аргумента, выход регистра предыдущего значения функции соединен с входом регистра предпредыдущего значения функции, входы схемы сравнения соединены соответственно с выходами накопителя значений функции отрицательного аргумента и реги стра предпредыдущего значения функции, выход схемы сравнения соединен с управляющими входами групп элементов И, регистров предпредыдуадего значения функции, предыдущего значения функции, с первыми управляющими входами регистра функции и регистров производных и с входом блока управления, вторые входы блоков вычисления членов рядов Тейлора положительного аргумента и вычис ления членов ряда Тейлора отрицательного аргумента соединены с выхо дом регистра приращений аргумента. управляющий вход которого, управляю щие входы регистров постоянных коэффициентов , управляющие входы накопителей значений производных положительно.го аргумента, значения функции положительного аргумента, значения функции отрицательного аргумента, блоков вь1числения членов рядов Тейлора положительного аргумента и вычисления членов ряда Тейлора отрицательного аргумента, вторые управляющие входы регистра функции и регистров производных соединены с соответствующими выходами блока управления, В этом устройстве решение однородного линейного дифференциального уравнения с постоянными коэффициентами (1) на интервале (2), при начальных условиях (3), с шагом (6) происходит в результате протекания параллельно во времени двух вычислительных процессов. Первый вычислительный процесс обуславливает формирование и вычисление по уравнению (t) r-v. ч Y -f-a Y.. +...+а -3 : -j представляющему уравнение (1), от которого взята 2-я, где t i , ,l,2, ..., .производная, числового значения производной в точке j, где ,2,..,,г-1, интервала. Этим подготавливаются числовые значения производных ,Yj(i+«, .... Yi .которые, если учесть, что очередное значение i увеличивается на единицу, являются исходными числовм и эначениями производных YJ- , У/ ..., необходимыми для обеспечения вычислений во втором вычислительном процессе при очередном значении i . Второй вычислительный процесс л обуславливает формирование и вычисление числовых значений членов J« (-hf 1Г ТГ ,(ш+е) h -W(71 f |Г j|г В точках J-1 и j-fl интервала соответственно рядов Тейлора (5), суммиррванйё числовых значений членов (7) с числовыми значениями соответственно частичных сумм Ц ii, . и n(-h) (5-i), i -гг tf. tj+i:ie-i 0 Y.f- (H,E% o j -ТГ (и-11t-A ( h У . -г Y -n,e-i 3 в точках j-1 и j-fl интервала тех рядов Тейлора (5)(при 1 0числовые значения частичных сумм (8) равны нулю) с целью получения и накопления более точных, по сравнению с.ч ловыми значениями частичных сумм (8 У, числовых значений частичных сумм W (-hf j-i),e ТГ tji-i),E (j-t.-iie-i М V м Y +у( (Q) (j+l),f Чй« Et (nHtW I/ 4iH),f «( IT в тех же точках j-1 и j+1 где ,2,...,г-1, интервала соответст венно рядов Тейлора (5) для t i, ,1,2,.... I Числовые значения частичных сум (9) соответственно представляют чис ловые значения решений .Y и Y,j-j. в точках j-1 и j+l интервала, число вые значения производных , . . . У, решения в точке j+l интервала точность вычисления которых определ ется одинаковым количеством однотип ных членов соответственно рядов Тейлора (5), равным t+1 и не завися щим от порядка п уравнения (1). Поскольку при заданной величине шага h точность вычисления числовых значений частичных суг/jM {9 ) повышается каждый раз при каждом очередно увеличении значения i, то числовые значения решений Y; и У в точ ках j-1 и J+1 интервала, числовые значения производных решения il, , , . . , в точке j+l интервала могут быть вычислены с любой точнос тью посредством соответствующего увеличения значения i. Точность вычисления числовых зна чений искомых решений Y и Y.,v в точках j-1 и j+l интервала, искомых производных Y,, ,-.., YjTr реш ния в точке j+l ийтервала задается точностью представления известного .числового значения решения Y ; в точке j-1 интервала. Заданная точность вычисления чис ловых значений искомых решения А и производных Yi , ..., YJI}; решения в точке j+l интервала достигается одновременно с достижением заданной точности вычисления числового значения искомого решения Yy.;, в точке j-1 интервала, которое наступает при достижений равенства числового 3 начения искомого решения Yj. в точке j-1 интервала, полученного путем вычисления числового значения частичной суглмы Yu--t),p , например, при и,.и числового значения известного решения Y; в точке j-1 интервала. Точность вычисления числового значения частичной сугфол . ,),е контролируется при каждом значении i. В заивисимости от результата контроля устройство автоматически выбирает нужное направление дальнейшего протекания вычислительного процесса. Если, например при для числового значения искомой частичной суммы (i),e числового значения известного решения Y,).i в точке j-1 интер-. вала имеет место соотношение. . . (}-1),к f 1 то устройство продолжает описанный вычислительный процесс при с целью получения более точных числовых значений частичных сумм (9). Если, наприг1ер, при для указанных числовых значений имеет место соотношение Y, Y. (J-1),K }-1 то, поскольку числовые значения частичных сумм (9) достигли заданной точности, устройство выдает результат )4.t l+f l. (w-0 ..M ЧУ-Н К . при данном значении | и начинает описанный вычислительный процесс с целью получения числовых значений решения и производных решения, т.е. результата, при последующем значении j, Для эта го, чтобы устройство могло начать описанный вычислительный процесс требуется в подготовительном режиме получить числовые значения решения и производных , ..., решения в точке 1 интервала . Устройство обладает высоким быстродействием за счет распараллеливания протекающего в нем вычислительного процесса 2. . Однако данное устройство, обладая высоким быстродействием, позволяет решать, обеспечивая -автоматически заданную точность решения, лишь однородные линейные дифференциальные уравнения с постоянными коэффициентами типа (1) на интервале (2) при начальных условиях (3) с шагом (6) и не позволяет решать неоднородные линейные и нелинейные дифференциальные уравнения с переменными коэффициентами типа . (x). . . + b (x)Y +b(x)Y f(x), ),(....V-.Y) + b (X ) 4 ( ,. . . .Y ,Y)Y + +.Ьд (x)vfp( ... .Y ,Y)Y f(x) (1 на TOM же интервале (2 ), при -тех же начальных условиях (3) с тем же ша гом (6). Целью изобретения является расши рение функциональных возможностей, устройства за счет решения неодно™ родных линейных и нелинейных дифференциальных уравнений с переменными коэффициентами. ПостсШленная цель достигается тё что в устройство,. содержа15|ее блок управления, сумматор, регистр прира щения аргумента, п блоков вычислени членов рядов Тейлора положительного аргумента и блок вьтисления членов ряда Тейлора отрицательного аргумен та, накопитель значения функции и n-i накопитель значений производных положительного аргумента, накопител значения функций отрицательного аргумента, схему сравнения, регистр предпредьодущего значения функции и регистр предыдущего значения фукнци п групп элементов И, п-1 регистров производных и регистр функции, соед ненные последов ательно, выход i-го (где ,3,..., п) регистра производной подключен к первому информационному входу (i-1)-го регистра производной, выход сумматора соединен с первым информационным входом регистра (п-1)-й производной, выход каждого регистра производной и регистра функции соединен с первым входом соответствующего блока вычисления членов рядов Тейлора полбжительного аргумента, выходы kasCCoго из которых со второго по п-й, сое1динены с первым входом соответствующего накопителя значений производных положительного аргумента, а выход первого - с первым входом накопителя значения функции положительного аргумента, выход каждого накопителя значений производных и функции положительного аргумента подключен к информационным входам элементов И соответствующей группы с первой по п-ю, выходы КОТОРЫХ сое динены с вторыми информационными входами соответствующих регистров производных и функции, выход регист ра функции соединен с первым входом блока вычисления членов ряда Тейлора отрицательного аргумента, выход которого соединен с первым входом накопителя значения функции отрицательного аргумента, выходаа элементов И первой группы подключены к информационному входу соответствующих разрядов регистра предыдущего значения функции, выход которого соединен с информационным входом регистра предпредыдущего значения функции, первый информационный вход схемы сравнения соединен с выходом накопителя значений функции отрицательного аргумента, вторые входы блоков вычисления членов рядов Тейлора положительного аргумента и второй вход блока вычисления членов ряда Тейлора отрицательного аргумента соединены с выходом регистра приращения аргумента, первый выход блока управления соединен с первым управляющим входом каяодого накопителя значений производных положительного аргумента, значения функции положительного аргумента, значения функции отрицательного аргумента, второй выход блока управления соединен с управляющим входом каждого блока вычисления членов рядов Тейлора положительного аргумента и блока вычисления членов ряда Тейлора отрицательного аргумента, третий выход блока управления соединен с первым управляющим входом регистра приращений аргумента, а четвертый выход блока управления соединен с первым управляющим входом регистров производных и регистра функции, введены п блоков коммутации нелинейностей,-п блоков вычисления числовых значений производных произведения переменных, п генераторов переменных коэффициентов, генератор правой части, п-1 регистров начальных условий по про- . изводным и регистр начальных условий по функции, блок задания интервала аргумента, регистр предыдущего значения частичной суммы, узел контроля нуля, триггер контроля, (n-fl )-я, ()-я и (п+3)-я группы элементов И, пересчетная схема и элемент И, причем входы производных и функции, входы номеров регистров производных и регистра функции блоков коммутации нелинейносТёй соединены соответственно с выходами регистров производных a регистра функции и с соотвётствующими входами номеров регистров производньк и регистра функции устройства, входы производных и функции, вход переменного коэффициента и ход количества сомножителей в нелинейности блоков вычисления число- .вых значений производных произведения переменных соответственно соединены с выходами соответствующих блоков коммутации нелинейностей, с первыми выходами соответствующих генераторов переменных коэффициентов и с входом задания количества сомножителей в нелинейности устройства, первый вход блока управления подключен к входу задания количества сомножителей в нелинейности устройства, выходы блоков вычисления числовых значений производных произведения переменных и первый выход генератора правой ,части соединены с соответствующими входами сумматора, информационные входы -генераторов переменных коэффициентов и генератора правой части соединены с входами шагаг постоянных коэффициентов и начальных условий генераторов устройства, вторые выходы которых соединены с соответствующими(п+1)-ми входами элемента И, выходы элементов И с первой по п-ю группы соединены с соответствующими выходами производных и функции устройства, с первыми информационными входами соответствующих регистров начальных условий по производным и функции, выходы которых соединены с вторыми входами соответствующих накопителей значений производных и функции положительного аргумента и с третьими информационными входами соответствующих регистров производных и функции, второй и третий входаа накопителя значений функции от-. рицательного аргумента соединены соответственно с выходом регистра начальных условий по функции и с выходами элементов I-C первой группы, выход накопителя значения функции отрицательного аргумента соединен с информационным входом регистра предыдущего значения частичной суммы, выход которого подключен к информационным входам элементов И (п+2)-й группыj выходы которых подключены ко второму информационному входу схемы сравнения, выход регистра шреднщущёго значения функ- . ции подключен к информационным вхо- дам элементов И (п+3)-й группы, выходы которых подключены к третьему г информационному входу схемы сравнения, управляющие входы элементов И (п+2)-й и(п+3)-й групп подключены соответственно к нулевому и единичному выходамтриггера контроля, единичный вход которого, второй- управляющий вход накопителя значений функции отрицательного аргумента, первые управляющие входы регистров начальных условий по производным и по фу-нкции, управляющие входы элементов И групп с первой по {п+1)-ю, утгравляющий вход регистра предпредыдущего значения функции, первый управляющий вход регистра предыдущего значения функции, вторые управляющие входы регистров производных и регистра функции, второй вход бло ка управления и первый установочный вход пересчетной схемы подключены к выходу элемента И, (Ы-2)-й вход которого соединен с выходом схемы сравнения, первый управляющий

вход схема сравнения соединен с выходом уЗла контроля нуля, вход которого /соединен с выходом блока вычисления членов ряда Тейлора отрицательного аргумента, нулевой вход триггера контроля, третьИ-управляющие вход регистров производных и функции, вторые управляющие входы накопителей значений производных и функции положительного аргумента, третий.управляющий вход накопителя значения функции отрицательного аргумента, второй управляющий вход регистра приращения аргумента, первый управляющий вход блока задания аргумента, третий вход блока управления соединены с выходом пересчетной схемы, второй информационный вход регистра предыдущего значения функции, вторые информационные входы регистров началных условий по производным и по функции, третьи входы накопителей значений производных и функции положительного аргумента, четвертый вход накопителя значения функции отрицательного аргумента, четвертые информационные входы регистров производных и функции, а также информационный вход блока задания интервала аргумента и информационный вход регистра приращения аргумента соединены с входом заданий начальных условий, границ ийтервала и шага устройства, четвертый вход блока управления соединен с первым выходом блока задания интервала арх умента, второй выход которого подключен к ,информационным входам элементов И (п+1)-й группы, В1ЛХОДЫ которых соединены с выходом аргумента устройства, первый выход блока управления соединен со вторым управляющим входом схемы сравнения, с управляющим входом регистра предыдущего значения частичной суммы, .четвертый выход блока управления, сое динен со вторым установочным входом пересчетной схемы, пятый выход блока управления соединен со вторыми управляющими входами регистров начальных условий по проиэводнь1м и по функдии, со вторым управляющим входом региЪтра предыдущего значения функции, со вторым нулевым- входом триггера контроля, шестой выход блрка управления соединен со вторым управляющим входом блока задания интервала аргумента.. Кроме того, первый, второй третий, четверти, пятый и седьмой выходы блрка управления, а также выход элемента И и выход пересчетной схелфл соединены соответственно с управляющими входами генераторов. Переменных коэффициентов и генератора правой части, седьмой выход блока управления соединен с управляющими входами блоков коммутации нелинейностей, с управляющими входами блоков вычисления числовых

значений производных произведений переменных, с входом пересчетной схемы..

При этом каждый генератор переменных коэффициентов и генератор правой части содержат су1иматор, регистр приращения аргумента, р блоков вычисления членов рядов Тейлора положительного аргумента и блок вычисления членов ряда Тейлора отрицательного аргумента, накопитель значения 1ФУНКЦИИ и р-1. накопителей значений производных положительного аргумент та, накопитель значения функции отрицательного аргумента, схему сравнения, регистр предпрёдыдущего значения функции и регистр предыдущего значения функции, р+2 групп элементов И, p-l регистров производных и регистр функций, р-1 регистров начальных условий по производным и регистр начальных условий по функции, р регистров постоянных коэффициентов, р узлов умножения, регистр предьщу-, щегозначения частичной суммы, узел,

контроля, нуля, триггер контроля,

причем регистры производных и функций соединены последовательно, выход i-ro (где ,3,...,p) регистра подключен к первому информационному входу (i-1)-го регистра, выход каждого регистра производных и регистра функции соединен с первым входом соответствующего блока вычисления членов рядов Тейлора положительного .аргумента и с первым входом соответствующего узла умножения, второй вход которого соедивен с выходом соответствующего регистра постоянных коэффициентов, вых:од5л узлов умножения соединены с соответствующими входами сумматора, ---выход которого соединен с первым ивформационным входом регистра (р-1)-й производной, выходы блоков вычисления членов рядов:Тейлора положительного аргумента со второго по р-й, . соединены с первыми входами соответствующих накопителей значений производных положительного аргумента, а выход первого блока вычисления членов ряда Тейлора соединен с первым входом накопителя значения функНИИ положительного аргумента, выход регистра функции соединён с первым входом блока вьиисления членов ряда Тейлора отрицательного аргумента, выход которого соединен с первым входом накопителя значения функций отрицательного аргумента, выходы накопителей значений производных и функции положительного аргуменфа подключены соответственно к информационному входу элементов Игрупп , J с первой по р-ю,выходы, которых сое-; динены со вторыми информационными входами соответствующих регистров .производных и функции и с первыми нн ;-фррмационными входами соответствую,щих регистров начальных условий .по производным и по функции, выходы которых соединены со вторыгда входами соответствующих Накопителей значений производных и функции положительного аргумента и с третьими информационными входами соответствующих регистро.в производных и функции, второй и третий входы накопител значения функции отрицательного -аргумента соответственно соединены с выходом регистра начальных условий по функции и с выходом элементов И первой группы, выход накопителя значения функции отрицательного аргумента соединен с .первым информационным входом схемы сравнения и с информационным входом регистра предыдущего значения частичной суммы, выход которого подключен к информационным входам элементов И (р+1)-й группы, выходы которых подключены ко второму -информационному вх.оду схе|мы сравнения, выходы элементов И группы подключены к первому информационному входу разрядов регистр ;предыдущего значения функции, выход которого соединен с информационным входом регистра предпредыдущего значения функции, выход регистра предпредыдущего значения функции подключен к информационным входам элементов И (р+2)-и группы, выходы которых подключены к третьему информационном входу схемы сравнения, управлякадие входы элементов И (р+Т)-й и (р+2)-й групп ссютветственно подключены к нулевому и единичному выходам триггера контроля, первый управляющий вход схемы сравнения соединен с выходом узла контроля нуля, вход которого соединен с выходом блока рычисления членов ряда Тейлора отрицательного аругмента, вторые входы блоков вычисления членов рядов Тейлора положительного аргумента и блока вычисления членов ряда Тейлора отрицательного аргумента соединены с выходом регистра приращений аргумента, информационный вход регистра приращения аргумента, информационные входы регистров постоянных коэффициентов, второй информационный вход регистра предащущего значения функции, вторые инфОЕшациьнные входа регистров начальных условий по производным и по функции, третьи входы накопителей значений производных и функции положительного аргумента, четвертый вход накопителя значений функции отгрицательного аргумента, четвертые информационные входы регистров про-изводных и функции подключены к информационному входу генератора, первые управляющие эходы накопителей ;значений,производных положительного :аргумента, значений функции положи- I тельного, аргумента, значения функции отрицательного аргумента, второ управляющий вход схемы сравнения, управляющий вход ре.гистра предыдуще го значения частичной суммы, управл ющие входы блоков вычисления членов рядов Тейлора положительного аргумента и блока вычисления членов ряда Тейлора отрицательного аргумента первый управляющий вход регистра приращения аргумента, первые управляющие входы регистров производных и регистра функции, первые управляющие входы регистров начальшапс условий по- производным и по функции, первый нулевой вход триггера контроля, первый управляющий вход регис ра предыдущего значения функции, уп равляющие входы узлов умножения, управляющие входы регистров постоян ных коэффициентов, а также единичны вход триггера контроля, второй упра ляющий вход регистра предыдущего значения функции, управляющий вход регистра предпредыдущего значения .функции, второй управляющий вход накопителя значения функции отрицательного аргумента, управляющие входы элементов И групп с цервой по р-ю, вторые управляющие входы регистров производных и регистра функ ции, вторые управляющие входы регистров начальных условий по проИзводным и по функции, второй нулевой вход триггера контроля/ третьи управляющие входы регистров производных и функции, вторые управляющие входы накопителей значений производных и функции положительного аргумента, третий управляющий вход накопителя значения функции отрицательного аргумента, второй управляю щий вход регистра приращения аргуме та соединены с управляющим входом генератора, выход регистра функции подключен к первому выходу генерато ра, выход схеМы сравнения подключен ко второму выходу генератора. Кроме того, блок вычисления числовых значений производных произведения переменных, количество которы равно 1+- (гдеО 1,2,.. . ,q), а порядок Производных равен i (где , 1,2, ,. . , k- 1 ), содержит k-q регистро первых сомножителей и их производны -й (где i l7-k) строки л)-го (где ) столбца, (k-l)-q регистров вторых сомножителей и их произволных i-й (где ) строки (где ) l4q} столбца и регистр вторы сомножителей и их производных первой строки первого столбца, k-1 регистров коэффициентов, k-2 двухвход вых сумматоров коэффициентов, k-2 первых узлов умножения, k вторых узлов умножения, k-входовый сумма-, тор, группу элементов И, регистр количества сомножителей в нелинейности, причем выходы каждых предыдущего и последующего регистров коэффициентов подключены к входам соот- ветствующего двухвходового думматора коэффициентов, выход которого подключен к информационному входу того же последуюйдего регистра, выходы регистров коэффициентов, за исключением выхода первого регистра коэффициентов, соединены с первыми входами соответствующих первых узлов умножения, вторые входы которых соединены с выходами регистров первых сомножителей и их производных первого столбца соответст вующей 1 -и (где ) строки, при этом выходы регистров первых сомножителей и их производных первого столбца i-й (где ) строки соединены с первыми информационными входаг м регистров первых сомножителей и их производных всех q столбцов соответственно той же i-й строки, выхода регистров первых сог/шожителей и их производных -го (где л) 2,3, ...,q ) столбца каждой i-и (где i 14-k) строки . соединены со вторыми информационными входами регистров первых сомножителей и их производных (i) -1 )-го столбца той же каждой i-й строки,- третьи информационные входы регистров первых сомножителей и их производных 1-го, 2-го, ..., q-ro столбцов всех i (где i 1-;-k) строк подсоединены к соответствующим входам производных и функции блока, выходы первых узлов умножения и выходы регистров первых сомножителей и их производных первой и k-й строк первого столбца соединены, с первыми входами соответствующих |узлов умножения, вторые входы которых соединены с выходами соответствующих регистров вторых сомножителей и их производных первого столбца t-и (где ) строки и регистра вторых сомножителей и их производных первого столбца первой строки, выходы узлов умножения соединены с входами k-входового сумматора, выход регистра вторых сомножителей и их производных первого столбца первой строки и выходы регистров вторых сомножителей и их производных первого столбца i-й (где J 2-f-k-1 ) ;строки соединены с первыми информационными входами регистров вторых сомножителей и их производных всех q столбцов последующей i+1 строки, выходы регистров вторых сомножителей и их производных )-го (где 2,3,,..,q) столбца каждой i-й (где )cTpoKH соединены со вторыми информационными входами регист-: ров шторых сомножителей и их производных (л -1 )-го столбца той же каждой i-й строки, первый и второй инфор Мационные входы регистра вторых сгомножителей и их производных первой

строки первого столбца соответственно соединены с входом переменного коэфг фициента блока и с выходом k-входового сумматора, при этом выход k-sxc дового сумматора подключен к входу группы элементов И, выход которой соединен с выходом блока, первые управляющие входы регистров первых сомножителей и их производных 1-го 2-го, ..., q-ro столбцов t-X, где i 1-r-k) строк и регистров вторых со- 0 множителей и их производных 1-го, 2-го,..., q-ro столбцов -х (где строк соединены с соответствующими выходами регистра количества сомножителей в нелинейности, вход - tS которого соединен с входом количества сомножителей в. нелинейности бло-г ка, первый управляющий вход регистра вторых сомножителей и их производных первой строки первого столбца, 20 вторые управляющие входы регистров первых .сомножителей и их производных и регистров вторых сомножителей и их производных; синхронизирующие входы регистров первых сомножителей 25 и их производных, регистров вторнхУ сомножителей и их производных и -регистров коэффициентов, за исключе- ; нием-первого регистра коэффициентов, третьи управляющие входы регистров ,« первых сбмножителей и их производ- ных, управляющий вход группы элементов И, .управ лякидие входы первых и вторых узлов умножения соединены с управляющим входом блока. чс Причем блок задания интервала . .аргумента содержит регистр приращения аргумента, сумматор, регистр значения аргумента: в начале интервала, регистр значения аргумента в конце интервала, схему сравнения, . 40 п)ричем первый вход сумматора соединен с выходом регистра приращений аргумента,; информационный вход которого соединен с информационным вхо-дом блока, второй вход сумчатора 45 и его выход соединены соответствен-. : но с выходом и первьш информационным входом .регистра значения аргумента в начале интервала, при этом ВЫХОДрегистра значения аргумента JO в начале интервала соединен с первым выходом схемы сравнения, второйвход КОТОРОЙ соединен с входом ре- Ч гистра значения аргумента в конце интервала, соот ветственно подключё- ны к первому и второму входам схе- KOI сравнения, второй информационньай вход регистра значения аргумента в . начале интервала и информа:ционный вход регистра значения аргумента в конце интервала соединены с инфор- й мационным входом блока, первый ynpaiaляиадий вход регистра приращения ар гумента и первый управляющий вход регистра значения аргумента в начале интервёша соединены с первым управ 65

ляющим входом блока, второй управляющий вход регистра приращения аргумента, второй управляющий вход регистра значения аргумента в начале интервала и управляющий вход регистра значения аргумента в конце интервала, третий управляющий вход регистра приращения аргумента и третий ;управляющий вход регистра значения аргумента в начале интервала соеди|нены со вторым управляющим входом |блока, первый выход блока соединен с выходом схемы сравнения, второй выход блока соединён с выходом регистра значения аргумента в начале интервала.

Кроме того, блок вычисления членов ряда ТейЛора содержит регистр узел деления, первый узел умножения, второй узел умножения, причем выходы первого ysjla умножения и регистра соответственно соединены с первым информационным входом регистра и с входом делимого узла деления, выход которого соединен с первым входом первого узла умножения и с первым входом.второго узла умножения, второй вход и выход которого .соответственно соединены с первым входом и выходом блока, второй вход первого узла умножения и второй .информационный вход регистра соединены со BTOpfcJM входом блока-, вход делителя узла деления, управляющий вход регистра, управляющий вход узла деления, управл5аощие входы первого и второго узлов умножения соединены с управляющим входом блока.

Блок управления содержит генератор тактовых импульсов, пять синхронных RS-триггеров, два асинхронных RS-триггера, девятнадцать элементов И, группу элементов И, семь элементов ИЛИ, два дешифратора, регистр с единйчньм кодированием, три цересчетные схемы, кольцевой счетчик кнопку Исходное состояние, кнопку Пуск, причем единичный выход первого синхронного RS-триггера соединен с первыми входами первого, втоюого, третьего, пятого, шестого, росьмого элементов И, а нулевой вы|ХОД.соединен с его единичным синхрон:ным входе КС первым входом седьмо1ГО элемента И, единичный выход вторюго синхронного RS-триггера соединен ;Со вторыми входами первого, шестого, восьмого элементов И, а нулевой выход соединен с первым входом четвертого элемента И и вторыми входами третьего, пятого и седьмого элементов И, единт1ный выхсдц третьего синхронногб К§-триггера соединен со гвторыми входами второго элемента И, .четвертого элемента И и с третьим 1входом шестого элемента И, а нулевой выход - с третьими входами первого восьмого элементов И, выходы первог второго, третьего элементов И подкл чены к соответствующим входам перво го элемента ИЛИ, выход которого сое динен с нулевым синхронным входом первого синхронного ftS-триггера, выходы четвертого и пятого элементов И подключены к соответствующим входам второго элемента ИЛИ, выход которого соединен с единичным синхронным входом второго синхронного RS-триггера, выходы шестого и седьмого элементов И подключены к соответствующим входам третьего элемента ИЛИ, выход которого соединен с нулевым синхронным входом третьего синхронного. RS-триггера, выход вось мого элемента И соединен с нулевым и единичным синхронными входами соответственно второго и третьего синхронных RS-триггеров, единичный выход четвертого синхронного RS-три гера соединен с первыми входами девятого, двенадцатого и тринадцатого элементов И, а нулевой выход соеди- нен с первыми входами девятого и одиннадцатого элементов И, единичный выход пятого синхронного RS-три гера соединен со вторыми входами девятого, десятого и двенадцатого элементов И, а нулевой выход соединен со вторыми входами одиннадцатого и тринадцатого элементов И, вы ходы девятого и тринадцатого, десятого и одиннадцатого элементов И соответственно подключены к соответ ствующим входам четвертого и пятог элементов ИЛИ, выходы которых соответственно соединены с нулевым и ед ничным синхронными входами четверто синхронного RS-триггера, выходы две надцатого и тринадцатого элементов соответственно соединены с нулевым и единичным синхронными входами пятого синхронного RS-триггера, первы нулевые асинхронные входы первого, второго, третьего, четвертого и пятого синхронных RS-триггеров соединены с выходом кнопки Исходное сос тояние , вход которой соединен с выходом генератора тактовых импульсов, единичный асинхронный вход пер вого синхронного RS-триггера-и втор нулевые асинхронные входы второго, третьего, четвертого и пятого синхронных RS-триггеров соединены с вы ходом шестого элемента ИЛИ, синхронизирующие входы первого, второго, третьего, четвертого и пятого синхронных RS-триггеров соединены с выходом четырнадцатого элемента И, первый и второй входы которого соот ветственно соединены с выходом гене ратора тактовых импульсов и с единичным выходом первого асинхронного RS-триггера, единичный вход которог подключен к выходу кнопки Пуск, вход которой соединен с выходом генератора тактовых импульсов, выходы первого, второго и третьего синхронных RS-триггеров подключены к входам первого дешифратора, а В1лходы четвертого и пятого синхронных RS-триггеров подключены к входам второго дешифратора, нулевой выход первого дешифратора соединен с управляющим входом регистра с единичным кодиро ванием, первый выход первого дешифратора соединен с установочным входом кольцевого счетчика и с нулевым входом второго асинхронного RS-триггера, второй выход- первого дешифратора соединен с первыми входами К элементов И группы элементов И, с первыми входами седьмого элемента ИЛИ, девятнадцатого элемента И и с входом кольцевого счетчика, третий выход первого дешифратора соединен с первыми входагли пятнадцатого и шестнадцатого элементов И, вторые входы которых соединены с выходом четырнадцатого элемента И, четвертый выход первого дешифратора соединен со вторым входом седьмого элемента ИЛИ, пятый выход первого дешифратора соединен с единичным входом второго асинхронного RS-триггера, единичный выход которого соединен со вторым входом девятнадцатого элемента И, седьмой выход первого дешифратора соединен с третьим входом, одиннадцатого элемента.И, выход регистра с единичным кодированием соединён с входом установки коэффициентов пересчета первой пересчетной схемы, вход которой соединен с выходом второй пересчетной схемы,вход второй пересчетной схемы соединен с выходом пятнадцатого элемента И, кроме того, выход второй пересчетной схемы соединен с четвертыми входами первого и восьмого элементов И, а зыход первой пересчетной схемы соединен с пятым входом первого элемента И, установочные входы первой, второй и третьей пересчетных схем соответственно соединены с выходом кнопки Исходное состояние и с выходом шестого элемента ИЛИ, первый выход второго дешифратора соединен с первыми входами семнадцатого и восемнадцатого элементов И, вторые входы которых соединены с выходом четырнадцатого элемента И, выход семнадцатого элемента И соединен с входом третьей пересчетной схемы, выход которой соединен с третьим входом тринадцатого элемента И, к первому входу блока подключен информационный вход регистра с единичным кодированием, ко второму входу блока подключен первый вход шестого элемента ИЛИ, к третьему вхрду блока подключен второй вход шестого элемента ИЛИ и -второй выход блока,-к четвертому входу блока подключен нулевой вход первого асинхронного RS-триггера, кпервому выходу блока подключены jiyлевой йыход первого дешифратора, второй, и т ретий выходаа второго децш ратора, ко второму выходу блока под ключены третий вход блока, седьмой выход первого дешифратора и выход восемнадцатого элемента И, к третьему выходу блока подключен нулевой выход; первого дешифратора, к четвер тому выходу блока подключены нулево и шестой выходы первого дешифратора к пятому выходу блока подключен нулевой выход первого дешифратора, к шестому выходу блока подключены нулевой и первый выходы первого дешифратора, к седьмому, выходу блокаподключены нулевой, первый, второй и пятый выходы первого дешифратора, выходы k элементов И группы, выходы седьмого элемента ИЛИ, шестнадцатогои девятнадца,того элементов И и выход первой пересчетной схемы. | i .,-.-. На фиг. 1 представлена структурнал схема устройства для. решейия ди ференциальных уравнений; на фиг. 2 структурная схема примера реализаци генераторов 3 -Зу, переменных коэффициентов и генератора Зц. правой части; на фиг. 3 - то же, блоков Д,-4у, коммутации нелинейностей-, на фиг. 4 - то )ке, блоков 5у,-5J, вычисления числовых значений производных произведения переменных) на фиг. 5 то же, блока задания и контроля интервала изменения аргумента) на фиг. б - то же, блоков 9;, -9 вычисления членов рядов Тейлора положите ного аргумента и блока Ю вычислени членой ряда Тейлора отрицательного аргумента; на фиг. 7 - то же, блока 22 управления. Устройство для регаения дифференциальных уравнений (фиг. 1) содерЖит регистр. функции и регистры . , производных, регистр 2 начая ных условий по функции и регистры начальных условий по производ НЕдм, генераторы 3, -Зу1 переменных ко фициентов, генератор Зун-у правой части, блоки 4j, -4 коммутации нелинейностей, блоки 5ц -5у, вычисления числовых значений производных произведения переменных, сумматор б, ёлок 7 задания интервала аргумента/ регистр 8 приращения аргумента, блоки 9 -9 вычисления членов рядов Тейлора положительного аргумента, блок 10 вычисления членов ряда ТейЛора отрицательного аргумента, накопитель lij значения функции и на.копители llj-11 у, значений производных положительного аргумента, накопитель 12 значения функции отрицательного аргумента, схему 13 cpag неНия, регистр 14 предпредыдущего значения функций, регистр 15 предыдущего значения функции, группы ,, элементов И, группу 16, элемен тов И, узел 17 контроля нуля, регистр 18 предыдущего значения частичной суммы, триггер 19 контроля, группы 20 -и 202. элементов И, пересчетную 21 схему, блок 22 управления, ялемент 23 И. Регистры lyj;- производных и регистр 1; функции соединены последовательно: .выход i-ro (где ,3,..., ft) регистра подключен к первому информационному входу (i-1)-го регистра. К выходам регистров , производных и регистра 1 функции подключены входы производных и функции блоков 4 -4у коммутации нелинейностей, входы номеров регистров произвсданых и регистра функции которых соединены с соответствующими входами номеров регистров производных и регистра функций устройства. Входы производных и функции, вход переменного коэффициента и вход количества сог«Ю5хителей в нелинейности блоков вычисления числовых значений производных произведения переменных соответственно соединены с выходагли соответствующих блоков 4 -4 кoм JIyтaции нелинейностей, с первыми выхоДаг-ш соответствукидих генераторов , переменных коэффициентов и с входс л задания коли|чества сомножителей в нелинейности устройства. Первый вход блока 22 :управления подключен к входу задания количества сомножителей в нелинейности устройства. Выходы блоков 5 -5у, вычисления числовых зн.ачений производных произведения переменных и первый выход генератора Зу правой части соединены с соответствующими входами сумматора 6, выход которого соединён с первыЛ информационным входом регистра 1,,(п-1)-й про- изводной. Информационные входы генераторов Зд-Зу, переменных коэффициентов и генератора 3yi. ц правой части соединены с входами шага, постоянных коэффициентов и начальных услорий генераторов устройства, вторые выходы -которых соединены с соответствующими (п+)-ми входами элемен|та 23 И. Выход каждого регистра ), производных и регистра 1 функции соединен с первым входом соответртвующего блока 9 -9у, вычисления чле-тнов ряда Тейлора положительного аргу--мента, выходы каждого из которых со второго по п-й соединены с первым входом соответствующего накопителя , значений производных положительного аргумента, а выход первогос первым входом накопителя 11) зна- , .ения функции положительного аргу-

мента. Выход каждого накопителя 114 -Ни значений производных и зна- чения функции положительного аргумента подключен к информационным входам элементов И соответствувадей группы 16j -16j,,. выходы которых соединены со -вторыми информационными входами соответствующих регистров производных и функции. Выход регистра 1 функции соединен с первым входом блока 10 вычисления членов ряда Тейлора отрицательного аргумента, . выход которого соединен с первым входом накопителя 12.значения функции отрицательного аргумента. Выходы элементов И группы 16 подключены к информационному входу соответствующих разрядов регистра 15 предыдущего значения функции, выход которого соединен с информационным входом регистра 14 предпредыдущего значения функции. Первый информационный вход схемы 13 сравнения соединен с выходом накопителя 12 значения функции отрицательного аргумента. Вторые входы блоков 9 -9 вычисления членов рядов Тейлора положительного аргумента и второй вход 10 вычисления членов ряда Тейлора отрицательного аргумента соединены с выходом регистра 8 приращения аргумента. Выходы элементов И групп 16 -1б( элементов И соединены с соотвeтcтвyющи ttl выходами производных и функции устройства, с первыми информационными входами соответству1ощи регистров начальных условий по производным и по функции, выходы которых соединены со вторьзми входами соответствующих накопителей 11 -Ни значений производных и функции положительного аргумента и с третьими ин формационными входами соответствующих регистров 1у,-1 производных функции. Второй и третий входы накопителя 12 значения функции отрицательного аргумента соединены соответствен но с выходом регистра 2 начальных условий по функции и с выходом элементов. И группы 16 элементов И. Выход накопителя 12 значения функции отрицательного аргумента соединен с информационным входом регистра 18 предыдущего значения частичной суммы, выход которого подключен к информационный входам элементов И .группы 20 элементов И, выходы которых подключены ко в;торому информациейному входу схемы 13 сравнения. Вмход регистра 14 предпредьщущего значения функции подключен к информационным входам элементов И группы 20 элементов И, выходы которых подключены к. третьему информационному входу схемы 13 сравнения. Управ;Ляющие входы элементов И групп 20 и 2От. элементов И подключены соответственно -к нулёвому и единичному

выходам триггера 19 контроля, единичный вход которого, второй управляюидий вход накопителя 12 значения функции отрицательного аргумента, .первые управляющие входы регистров начальных условий по производным и по функции, управляющие входы элементов И групп 16 -16.элементов И, управляющий вход регистра 14 предпредыдущего значения функции, первый управляющий вход регистра 15 предыдущего значения функции, вторые управляющие входы регистров производных и регистра 1 функции, . второй вход блока 22 управления и первый установочный вход пересчетной 21 схемы подключены к выходу элемента 23 И, (п+2)-й вход которого соединен с выходом схемы 13 сравнения. Первый управляющий вход схемы 13 сравнения соединен с выходом узла 17 контроля нуля, вход которого соединен с. выходом блока 10 вычисления членов ряда Тейлора отрицательного аргумента. Первый нулевой, вход триггера 19 контроля, третьи управляющие входы регистров 1 1у, производных и функции, вторые управляющие входы накопителей 11 -lly, значений производных и функции положительного аргумента, третий управляющий вход накопителя 12 значения функции отрицательного аргумента, второй управляющий вход регистра 8 приращения аргумента, первый управляющий вход блока 7 задания .интервала аргумента, третий вход блока 22 управления соединены с выходом пересчетной 21 схемы. Второй информационный вход регистра 15 предыдущего значения функции, вторые информационные входы регистров 2 -2, начальных условий по производным и по функции, третьи входы накопителей , значений производных и функции положительного аргумента, четвертый вход накопителя 12 значения функции отрицательного аргумента, информационный сход блока 7 задания интервала аргумента и информационный вход регистра 8 приращения аргумента соединены с входом задания начальных условий, границ интервала и tiara устройства. Четвертый вход, блока 22 управления соединен . с первым выходом блока 7 задания интервала аргумента, второй выход которого подключен к информационным входам элементов .И группы 16,4. элементов И, выходы которых соединены. с выходом аргумента устройства. Первый выход блока 22 управления соедивен с первым управляющим входом каждого накопителя значений производных положительного аргумента, накопителя 11 значения функции положительного аргумента, накопителя 12 значения функции отрицательного аргумент-а, со вторьам управляющим входом схемы 13 сравце{;ия, с управляющим входом pierHC.T pa 18 предыдущего значения .частичной суммы. Второй выход блока 22 управления соединен с управляющим ВХОДСЯ4 каждого блока вычисления членов рядов Тейлора положитель ного аргумента и блока 10 вычисления ряда Тейлора отрицательнего аргумента. Третий выход блока 2 управления соединен с первым,управ ляющим. входом регистра 8 приращеНИИ аргумента. Четвертый выход блока 22 управления соединен с первым управляющим входом регистров . , производных и регистра 1 функции, со вторым установочным входом пересчетной 21 схемы. Пятый выход бло.ка 22 управления соединен со вторыми управляющими входами регистров 2|-2й начальных условий по производ ным и по функции, со вторым управляющим входом регистра f 5 предыдущего Значения функции, со вторым ну левым входом триггера 19 контроля. Шестой вход блока 22 управления сое динен со вторым управляющим входом блока 7 задания интервала аргумента. Креме того, первый,второй, трётий, четвёртый, пятый и седьмой выходы блока 22 управления, а также выход элемента 23 И и выход пересчетной 21 схемы соединены соответс венноч-с упрайляющими входами генераторов у| переменных коэффициентов и генератора правой час. ти. Седьмрй выход блока 22 управления соединен с управляющими входами блоков 4(-4 у, коммутации нелинейностей, с управляющими входами блоков вычисления числовых значений производных произведения переменных со входом пересчетной 21 схемы. Каждый генератор переменных коэф фициентов и генератор правой части (фиг.2).содержат регистры производных и регистр 24 функции, регистры начальных условий по производным и регистр 25,( началь ных условий по функции, регистры постоянных коэффициентов, узлы умножения, сумматор 28 регистр 29 приращения аргумента, блоки 30.J-30 р вычисления членов рядов Тейлора положительного аргумента, блок 31 вычисления членов ря да Тейлора отрицательного аргумента, накопители. значений производных и накопители 32, значения функции положительного аргуме та, накопитель 33 значений функции отрицательного аргумента, схему 34 сравнения, регистр 35 предпредылущего значения функции, регистр 36 предыдущего значения функции, группы 37i -37 р злементов И, узел 38 . контроля нуля, регистр 39-предащущего значения частичной сумки, триггер 40 контроля,группы 41. и 41 элементов И. Регистры производных и регистр 24 функции соединены последовательно: выход i-ro (где i 2, 3,...,р) регистра подключен к первому информационному входу (i-l)-ro регистра. Выход каждого регистра 242.-24р производных и регистра 24 функции соединен с первым входом соответствующего блока вычисления членов рядов Тейлора положи- . тельного аргумента и с первым входом соответствующего узла умножения, второй вход которого соединен с выходом соответствующего регистра 26 -26р.постояйных коэффициентов. Выходы узлов 27;|-27р умножения соединены с соответствующими входами сумматора 28, выход которого соединен с первым информационным входом регистра 24р (р-1)-й производной. Вы-ходн блоков , вычисления членов рядов Тейлора положительного аргумента соединены с первыми входами соответствующих накопителей 32,. значений произвЬдных положительного аргумента, а выход блока 30 вычисления членов ряда Тейлора положительного аргумента соединен с первым входом накопителя 32 значения функции положительного аргумента. Выход регистра 24 функции соединен с первым входом блока 31 вычисления членов ряда Фейлора отрицательного аргумента, выход которого соединен с первым входом накопителя 33 значения функции отрицательного аргумента. Выходы накопителей значений производных и функции положительного аргумента подключены соответственно к информационному входу элелюнтов И групп 37(-37 } элементов И, выходы которых соединены со BTOpibiMH информационными входами соот-ветствующих регистров пройзводных и функции и с первыми инфорМационньми входами соответствующих регистров начальных условий по производным и по функции, выходы Которых соединены со вторыми входа-, ми соответствукицих накопителей значений производныхи функции положительного аргумента и с третьими информаци.онными входами соответствующих регистров про-г изводных и функции. Второй и третий входы накопителя 33 значения функции отрицательного аргумента соответственно соединены с выходом регистра 25 начальных условий по функции и с выходом элемента И группы 37 элементов И. Выход накопителя 33 значения функции отрицательного аргументс1 соединен с первым информа- ; ционным входом .схеьфл 34 сравнения и с информационным вхоЯом регистра 3 предыдущего значения частичной суммы, выход которого подключен к инфо мационным входам элементовН группы 41 элементов И, выходы которых подключены ко второму информационно му входу схемы 34 сравнения. Выходы элементов И группы 37( элементов И подключены к первому информационном входу разрядов регистра 36 предыдущего значения функции, выход которо го соединен с информационн ым входом регистра 35 прецпредыдущего значения функции, выход которого подключен к информационныгл входам элементов И группы 41, элементов И, вы ходы которых подключены к третьему информационному входу схемы 34 срав нения, Управлякидие входы элементов групп 41 и 412 элементов И соответ ственно подключены к нулевому и еди ничному выходам триггера 40 контрол Первый управляющий вход схемы 34 ср нения соединен с выходом узла 38 контроля нуля, вход которого соединен с выходом блока 31 вычисления членов ряда Тейлора отрицательного аргумента. Вторые входы блоков 30/( ЗОр вычисления членов рядой Тейлора положительного аргумента и блока 31 вычисления членов ряда Тейлора отри цательного аргумента соединены с выходом регистра 29 приращения аргумента. Информационный вход регист ра 29 приращения- аргумента, информационные входы регистров 26 -26р постоянных коэффициентов, второй ин формационный вход регистра 36 преды дущего значения функции, вторые информационные входы регистров 25 -25 начальных условий по производным и по функции, третьи входы накопителе значений производных и функ ции положительного аргумента, четвертый вход накопителя 33 значения функции отрицательного аргумента, четвертые информационные входы регистров производных и функции подключены к информационному входу генератора. Первый управляю.щие входы накопителей 322 -32рзначений производных положительного аргумента, накопителя 32 значения функции положительного аргумента, накопителя 33 значения функции отрицательного аргумента, второй управляющий вход схемы 34 сравнеВИЯ, управляющий вход регистра39 предьщущего значения частичной суммы, управляквдие входы блоков вычисления членов рядов Тейлора доложительного аргумента и блока 31 вычисления членов ряда Тейлора отрицательного аргумента, первый управляющий вход регистра 29 приращения аргумента, первые управляющие входы регистров 24j-24;.y пролзводных и регистра 24 функции,. гтёрвые управляющие .входы регистров начальных условий по производным и по функции, первый нулевой вход триггера 40 контроля, первый управляющий вход регистра 36 предыдущего значения функции, управляющие входы узлов 27 27р умножения, управляющие входы регистров 26j -26р постоянных коэффициен:Тов, а также единичный вход триггера 40 контроля, второй управлякхдий вход регистра 36. предыдущего значения. функции, управляющий вход регистра 35 предпредыдущего значения функции, второй управляющий вход накопителя 33 значения функции отрицательного аргумента, уп- равляющие входы элементов ,И групп 37. -37р элементов И, вторые управляющие входы регистров 24, производных- и регистра 24) функции, вторые управляющие входы регистров начальных условий по производным и по функции, второй нулевой вход триггера 40 контроля, третьи управляющие входы регистров производных и функции, вторые управляющие входы накопителей 32 -32 р значений производных и функ.ции положительного аргумента, третий управляющий вход накопителя 33 значения функции отрицательного аргумента, второй управляющий вход регистра 29 приращения аргумента соединены с управляющим входом генератора, выход регистра 24., функт -ции подключен к первому выходу гене.ратора, выход схемы 34 сравнения подключен ко второму выходу генератора. Блок коммутации нелинейности (фиг. 3) содержит регистры , коммутаторов, коммутаторы . Информационные входы коммутаторов 43. -4 Зл, соответственно соедине-ны с входами производных и функции блока. Управляющие входы коммутаторов 43у| -43п, сбответственно соединены с выходами регистров , коммутаторов, информационные и управляющие входы которых соответственно соединены с входами номеров регистров производных и регистра, функции блока и с управляющим вхойом блока. Выходы коммутаторов 43 -43 д,. соединены ; с выходами блока. I - . Блок вычисления числовых значений, производных произведения переменных (фиг. 4) содержит регистры 44;(;рпервых сомножителей и их производных f й (где i 1 ) строки -го (где ) столбца, регистры 45 вторых, сомножителей и их производных Г-й (где ) строки (где ) 1 -q ) столбца и регистр 4.5 вторых сомножителей и их производных, первой строки первого столбца, регистры 4 б(-- 4 6к.| коэффициентов, двух входовыс сумматоры 4 7ic-г коэффициентов, первые УЗЛЫ ,а. коэф фициентов умножения, вторые узлы 4&Д -49к умножения, k-входовой 50 cy матор, группу 51 элементов И, регистр 52 количества сомножителей в нелинейности. Выходы кажщлх предыду щего и последующего регистров 4644б,4 коэффициентов подключены к вх дам соответствующего Двухвходового 474-47к сумматора коэффициентов, вы ход которого подключен к информацио ному входу того же последукячего регистра. Выходы регистров коэффициентов соединены с первыми входами соответствующих, первых узло 48 умножения, вторые входы которых соединены с выходами регист ров 44;fj первых сомножителей и их производных первого столбца соответ ствующей i-й (где i-24-k-l ) строки. Яри этом выходы регистров первых сомножителей и их производных первого столбца i-й (где i 1-fk) стр ки соединены с первыми ;информационными входами регистров 44 первых оомножи.телей и их-производных. всех q столбцов -Соответственно той же i-й строки. Выходы регистров 44 первых сомножителей и их производных л)-гр( где ,3,,..,q) столбца каждой i -и (где i 1 ) строки соеди нены со вторыми информационными вхЬ дами реtHGTjxJB 4 4 первых сомножителей а их производных ;( )-го столбца той же каждой i-и строки, третьи информационные входы регистров 44 j первых сомножителей и их пройэвбдйых l-To, 2-гр, ..., q-ro столбцов всех (где i 1 -fk) строк присрединенЕя к соответствующим входам производных и ФУНКЦ1Ш блока. . Выходы первых УЗЛОВ 4& -48 умногжения И выхрды регистров 44 и 44 первых сомножителей и их прЗизводных первой и k-й строк первого стол ца соедИнены с первыми входами вторых узлов 49 и 49 умножения, вторые, входы которых соединены с вы- . ходами соответствующих регистров 4 вторых сОкйюжителей и их производных первого столбца 5-й (где- isZT-ky CTpOKH и регистра 4 5) вторых сомножителей и их производных первого столбца первой строки. Выходы вторы узлов умножения соединены с- входа да k-входоврго 50 сумматора. Выход регистра 45-), вторых сомно.жителей и их производных первого столбца первой строки и выходы регистров вторых сомножителей и их прризвЪдных первого столбца f-Й (где ) строки соединены с перовыми информационными входами р гистров вторых сомножителей и их производ ных всех q столбцов последуницей 1+1 строки. Выхрды регистров 454ji) вторых сомножителей и их производных V-ro (где V 2-,3,. . . ,q) столбца каждойi-й (где ) строки соединены со вторыми информационными входами регистров вторых сомножителей и-их. произвоЛных (V-1)-го столбца той же каждой i-й строки. Первый и второй информацион.ные входы регистра 45,4 вторых сомножителей и их производных первой строки первого столбца соответственIно соединены с входом переменного |коэффициента блока, с выходом k-входового 50 сумматора. При этом выход k-входового сумматора подключён к входу группы 51 элементов И, выход которой соединен с выходом блока. Первые управляющие входцл регистров первых сомножителей-И их производ1ных 1-го, 2-гго, i.., q-ro столбцов f-x (где i 1-;-k) строк и регистров 45 вторых сомножителей и их производных 1-го, 2-гр, ..., q-ro столбцов i-x (где ) стррк соединены с соответствующими выходами регистра 52 количества сомножителей в нелинейности, вход которого соединен с входом количества сомножителей в нелинейности блока. Первый управляющий вход регистра 45 вторых сомножителей и их производных первой строки первого столбца, вторые управляющие входам регистров первых сомножителей и их прои водных и регистров 45 и 45 вторых сош1ожителей и их производных, управлякадие .входы регистров коэффициентов, синхронизирующие входы регистров первых сомножителей и их производных, регистров 45 и 45 вторых сомножителей и их производных и регистров 46,,,,,.койффщдаентов, третьи управляющие ; входы регистров . первых сомно- , жнтелей и их пр оизводных, управ- Ляющий вход группы 51 элемен.-. тов И, управляющие входы первых и вторых узлов 48 -48j,H ум- . ножения соединены с управляющим входом блока. Блок задания интервала аргумента (фиг. 5) содержит регистр 53 приращения аргумента, сумматор 54, ре- гистр 55 значения аргумента в начале интервала, регистр 55 значения аргумента в конце интервала, схе;Му 56 сравнения. Первый вход суьфлатора 5 4 соединен с выходом регистра 53 прираще- . :ния аргумента, информационный вход которого соединен с информационными входами блока. Второй вход суммато-. ра 54 и его выход соединены соответственно с выходом и первым информационным входом регистра 55 значения аргумента в начале интервала. При ЭТОМвыход регистра 55( значе- , ния а:ргумента в начале интервала и

выход регистра 552 значения аргумента в конце интервала соответственно подключены к nepBOi/iy и второгду входа схемы 56 сравнения. Второй информационный вход регистра 55 значения аргумента в начале интервала и инфор мационный вход регистра 552 значения аргумента в конце интервала соединены с информационным входом блока. Певый управляющий вход регистра 53 приращения аргумента и первый управляющий вход регистра 55 значения аргумента в начале интервала соединены с первым управляющим входом блока. Второй управляющий вход регистра 53 приращения аргумента, второй управляющий вход регистра 55 значения аргумента в начале интервала и управляющий вход регистра 552 значения аргумента в конце интервала, третий управляющий вход регистра 53 приращения аргумента и третий управляющий вход регистра 55 значения аргумента в начале интервала соединены со вторым управляющим входом блока. Первый выход блока соединен с выходом схемы 56 сравнения, второй выход блока соединен с выходом регистра 55 значения аргумента в начале интервала.

Блок вычисления членов рядов Тейлора (фиг. 6) содержит регистр 57, узел 58 деления, первый узел 59 умножения, второй узел 60 умножения. Выходы первого узла 59 умножения и регистра 57 соответственно соединены с первым информационным входом регистра 57 и с входом делимого узла 58 деления, йыход которого сое динен с первым входом первого узла 59 умножения и с первым входом второго узла 60.умножения, второй вход и выход которого соответственно сое-, динены с первым входом и выходом ; блока. Второй вход первого узла 59 умножения и второй информационный вход регистра 57 соединены со вторым входом.блока. Вход делителя узла 58 деления, управляющий вход регистра .57, управляющий вход узла деления 58, управляющие входы первого и второго 59 и 60 узлов умнржения соединены с управляющим входом блока.

Блок управления.(фиг. 7) содержит генератор 61 тактовых импульсов синхронные 62.-625 КЗ-триггеры, асинхронные 63 и бЗо. ftS-триггеры элементы И, группу 65.-65 элементов И, элементы ИЛИ, дешифраторы 67 и 67/i , регистр 68 с единичным кодированием, пересчетные схемы кольцевой 70 счетчик, кнопку 71 Исходное состояние, кнопку 71 Пуск,

Единичный выход синхронного . б2,( RS-триггера соединен с первыьи

входами элементов 6-4i , 64., 6 , ,64„ , 64 и 64д И, а нулевой выход соединен с его единичным синхронным входом и с первым входом элемента 64уИ. Единичный выход синхронного 62 RS-триггера соединен со вторыми входами элементов 64 , €4 и 64g И, а нулевой выход соединен с первым входом элемента 644 И и вторыми входами элементов 64, 64j. , и 64т И. Единичный выход синхронного 62j RS-триггера соединен, со вторыми входами элементов и 64д И и с третьим входом элемента 64g И, а . нулевой выход - с третьими входами элементов 64 и 64g И. Выходы элементов 64., , . и 64з И подключены к соответствующим входам элемента 66 ИЛИ, выход которого соединен с нулевым синхронным входом синхронного 62 RS-триггера. Выходы элементов 64 и 64 И подключены к соответствующим входам элемента 66 ИЛИ, выхо которого Соединен с eдиничны. синхронным входом синхронного 622 RS-тригера. Выходы элементов 64 и 64 И подключены к соответствующим входам элемента 66 ИЛИ, выход которого соединен с нулевым синхронным входом синхронного 625 RS-триггера. Выход элемента 64g И соединен с нулевым и единичным синхронными входами соответственно синхронных 62,2 и 62 RSтриггеров. Единичный выход синхронного 624 RS-триггера соединён с первыми-входами элементов 64, а нулевой выход соединен с первыми входами элементов 6- и 64 И. Единичный выход синхронного 62 RSтриггера соединен со вторыгли входами элементов 64 , 64.,(, и 64. И, а нулевой выход соединен со вторыми входами элементов 64 .и 64.% И. Выходы элементов 64 и 64., 64 и 64 И соответственно подключены к соответствующим входам элементов 66 и 665элементов ИЛИ, выходы которых соответственно соединены с нулевым и единичным синхронными входами синхронного 624 RS-триггера. Выходы элементов 64.2 и 6 И соответственно соединены с нулевым-и единичныгл синхронными входами синхронного 62 RSтриггера. Первые нулевые асинхронные входы синхронных 62;, 62,j, 62, 62, 62j. RS-триггеров соединены с выходом кнопки 71 Исходное состояние вхо которой соединен с выходом генератора 61 тактовых импульсов, Единичный асинхронный вход синхронного 62 RSтриггера и вторые нулевые асинхронные входы синхронных 62, 62, 62. и 62g RS-триггеров соединены с выйoдo p элемента 66 ИЛИ.- Синхронизирующие входы синхронных 62 , 62,, 62.,, 62 и 62 RS-триггеров соединены с выходом элемента И, первый и втоьрой входы которого соответственно

соединены с выходом генератора 61 тактовых импульсов и с единичным .выходом асинхронного 63 RS-триггера, , единичный вход которого подключен к кнопке 71 Пуск , вход которой сое-, динен с выходом генератора 61 такто- 5 вых импульсов. Выходы синхронных 2 , 62 и 62 RS-триггерЬв подключены к входам дешифратора 67 , а выходы синхронных б2д и 625. RS-триггеров поДключены к входам дешифратора 67,2. 1.0 Нулевой выход дешифратора. 67 .соединен с управляющим входом регистра; 68 с единичным кодированием. Первый выход дешифратора 67 соединен с установочным входом кольцевого 70 счет- 15 чика и с нулевым входом асинхронного бЗд RS-триггера. .Второй выход -дешифратора 67 соединен с первыми входами k элементов И группы 65,-65| элементов И, с первыми входами эле- jn мента 66 ИЛИ, элемента 64 И не входом кольцевого 70 счётчика. Тре- -. тий выход дешифратора 67 соединен с первыми входами элементов 64,- и 64 И, в.торые входы которых соедине- я ны с выходом элемента Четвертый выход дешифратора 67f соединен со вторым входом элемента 66 ИЛИ,

Пятый выход Дешифратора соединен с единичным входом асинхронного „ 63 RS-триггера, единичный выход которого соединен со вторым входом элемента . И, Седьмой выход дешифра:тора 67 соединен с третьим входом элемента . Выход регистра 68 с единичньм кодированием соединен с 35 входом установки коэффициентов пересчета пересчетной 69 схемы,вход которой соединен .с выходом пересчетной 6,92. схемы, вход котброй соеди- . нен.-с выходом элемента 64;,s-H, Кроме 40 того, выход пересчетной. бЭ. схемысоединен с четвертыми входами элементов 64, и 648 И, выход пересчетной 69-1 схемы соединен с пятым . входом элемента 64 И. Установочные 45

входы пересчетных 69. , . Яд схем соответственно соединены с -выходом 71 Исходное состояние и с выходом элемента 66g ИЛИ. Первый выход дешифрато ра 67, соеди- сп нен с первыми входами элементов и , вторые входы которых соединены с выходом элемента 64.f4 И. Вы ход элемента 64.-, И соединен с входом пересчетной 69, схемы, выход « которой соединен с третьим входом ; элемента 64|я И. к первому входу блока подключен информационный вход регистра 68 с единичным кодированием. Ко второму входу блока подключен первый вход элемента 66 ИЛИ. 60 К третьему входу блока подключен второй вход элемента 66 ИЛИ и второй выход блока. К четвертсииу входу блока подключен нулевой вход асинхронного 63) RS-триггера. К пер- 65

-вому выходу блока подключены нуле вой выход дешифратора 67, , второй и третЙТГ выходы дешифратора 67,,. Ко второму выходу блока подключены третий вход блока, седьмой выход дешифратора 67( и выход элемента И. К третьет у выходу блока под,;ключен нулевой выход дешифратора 61 , |К четвертому выходу блока подключе;Ны нулевой и шестой выходы дешифратора 67, К пятому выходу блока подключен нулевой выход дешифратора 67у . К шестому выходу блока подключены нулевой и первый выходы дешифг ратора 67 . К седьмому выходу блока подключены нулевой, первый, второй и ПЯТЫЙ выходы дешифратора 67 , выходы k элементов И группы элементов И, выходы элемента 66 ИЛИ, элементов и И, выходы пересчетной 69 схемы.

Работу устройства рассмотрим на примере решения неоднородного нелинейного дифференциального уравнения с .переменными.коэффициентами

Y -i-b..,(x) + .. .+bj (x) Y4, +b(x)) f(x), (12)

I удовлетворяющего при x x начальным

(условиям. :

,(Tn-il

(13)

Y Y л 6 о - - 6

на интервале (2) с шагом (6).

Предполагается что переменные коэффициенты Ь,{х) , ..,, bj(x), bgCx) и правая часть f(х) являются решенияьш- соответственно однородных линейных дифференциальных уравнений

с пострянны1«1И коэффициентами

-,

C()-.,..Cy).b, (х)

+ «o«.t(

S()

b, {х) (х)+.,.+В, b,-, (х)+

-t-6j)b, (х)0,. (U)

(М(№1)

bo{x) (x)-f. .,)(x)0.

и ,.-.

; , .f (x))+... (x)+

- jftibf(x)0,

удовлетворяющих при соотвефстjseHHo начальным условиям

(в-1); Работа устройства при решении уравнения (12) протекает этапами, количество которых определяется кол чеством точек интервала с н мерами , 1,..., г-1. При этом но мер этапа определяется номером (J + 1 )-й точки интервала. На каждом (J+1)-м этапе устройство работает циклами, .номер каждого из которых определяется показателем , 1, 2, ..., k-1 порядка производной, взятие которой от обеих частей уравнения (12) реализуется в процессе его решения. Каждый цикл состоит из подциклов, количество которых определяется максимальным количеством сомножителей в нелинейности (в случае уравнения (12) максимальное количество сомножителей в нелинейности равно четырем). К моменту начала работы устройст ва исходная информация, касающаяся решения уравнения (12), подводится к соответствующим входам устройства Момент начала работы устройства Определяется замыканием кнопки 71 Исходное состояние блока 22 управ ления. Сигналы, поступающие на асин ронные нулевые входы синхронных RS-триггеров, на установочн входы пересчетных 69j -69 схем с вы хода генератора 61 тактовых импульсов через кнопку 71 Исходное сос тояние, соответственно устанавливают указанные триггеры в состояния 00000, а указанные пересчетные схемы в состояния, соответствующие исходным. В результате дешифрирования состояний ООООО указанных триггеров на нулевом выходе дешифратора б7у) обра зуется единичное значение управляющего сигнала (нулевой выход дешифратора 67 не используется), которое, поступая на первый, третий, четвертый, пятый, шестой.и седьмой выходы блока 22 управления, произво дит:. прием числовьах значений (13 ) на регистры ly,, ..., l2, , производных и функции, на регистры 2и .../ 2, 2 начальных условий по производным и по функции, на накопители 11,, ..., 11 и 11 значений производных и функции положительного аргумента/ а числового значения YO на накопитель 12 значения функции отрицательного аргумента и на регистр 15 предьиущегр значения функций со входа начальных условий устройства; прием числового значения шага h на регистр 8 приращения аргумента и на регистр 53 приращений аргумента блока 7 задания интервала аргумента со входа шага устройства; прием числовых значений х и х аргумента, обуславливающих . границы интервала, на регистры Ъ5 и552 значений аргумента,в начале и конце интервала блока 7 задания интервала аргумента со входа границ интервала устройства; установку трйггера 19 контроля в Нулевое состояние установку пересчетной 21 схемы в исходное состояние; прием числа четыре (при единич- . НОМ кодировании число четыре представляется кодом 0.,,01000), равног го максимальному количеству сомножителей в нелинейности, на регистр 68 с единичным кодированием блока 22 управления и на регистры 52 (которые также являются регистрами с единичным кодированием) блоков вычисления числовых значений производных произведения перемещенных со входа задания количества сомножителей в нелинейности устройства;прием номеров 1, 1/ 2, п; ...; п, 2j п, 2, 2, 1, соответственно регистров 1 , 1 , lj, 1„ ;.. . ; 1,, г и а. i производных и функции, представляющих соответствующие переменные в нелинейностях у1у ,. . . , уИ- Y V (Y ) Y На регистры 42i, 42, 42,4245-l 42 42, 42,, 42-5 j 424 коммутаторов блоков 4, ..., 4, 4у коммутаций |нелИнейноСтей со входов номеров ре;гистров производных и регистра функции устройства. При этом на регистры . 42 и 42 коммутаторов блока 4 коммутации нелинёйностей с указанных входов принимаются нули. Этим обеспечивается съем единиц с выходов коммутаторов 43 и 434- этого блока; прием числовых значений (15) на регистры, 24, ..., 24, 24 , 24, ..., 24,j, 24 24,: ..., 24, 24 произйодных и функции, на регистры 25, ... , 25,j 2 , 25 , . .. , 25,j, 25 , 2 5у , . .. , 25, 25 25 , .. . , 25 , 25

начальных условий по -производным и по функции, на накопители

-ЗЛ| г I: -J. I

32 , / 32, 32

и

32,г 322, 32

значенийпроизводных и функцир положительного аргумента, а числовых значений

Vi),o Л.о ..V о на накопители 33 значений функции отрицательного аргумента и на ре- . гистры 36 предыдущих значений функции соответственно генераторов 3 « .. ., З., 3 переменных коэффициенто и генератора правой части со входов начальных условий, генераторов устройства (в указанных генераторах соответственно , .-., p-S, ::

прием числового значения шага Ь на регистры 29 приращения аргумента генераторов Зу,, . . ., 3, 3-| .переменных .коэффициентов и генератора , правой части со входом шага генераторов устройства;

прием числовых значений постоянных коэффициентов

irV Го

г

26, ..., 26, .26. , 26ц, ..,, 26, 26

И . - . , -.I 26, 26

постоянных коэффициентов генераторов 3j,, ., . , 32., 3 переменных коэффициентов и генератора Зу).,) правой части со входов постоянных коэффициентов генераторов устройства (в указанных генераторах соответственно , . . ,. , );

установку триггеров 40 контроля генераторов 3,, ... 3, 3 переменных коэффициентов и генератора Зу, правой части в нулевое состояние.

; Число 0...01000, принятое на ре гистр 52 каждого блока 5ц, ..., S/t,

вычигсления числовых значений про. изводных произведения переменных, обуславливает образование единичного значения сигнала на четвертом выходе этого регистра и нулевых значений 5 сигналов на остальных его выходах. Единичное значение сигнала открывает первые и закрывает вторие информационные входы регистров 44.; первых сомножителей и их производных i-й

10 {где i ) строки четвертого столбца и регистров 45 вторых сомножителей и их производных i-й (где i 2-7-k) строки четвертого столбца. Нулевые значения сигналов открывают

5 вторые и закрывают первые информационные входы указанных регистров тех же строк остальных столбцов. Этим подготавливается работа блоков 5,,...., 5,2, 5 вычисления числовых значений

0 производных произведения переменных . для случая четырех сомножителей в нелиней нос тях.

Число 0...01000, принятое на ре- , гистр 68 с единичным кодированием

5 блока 22 управления, также обуславливает образование единичного значения сигнала на четвертом выходе этого регистра и нулевых значений сигналов на остальных его выходах. Указанные единичное и нулевые значения

сигналов-устанавливают (путем соответствующей коммутации) в пересчетной 69j схеме блока 22 управления ко эффициент пересчета, равный четырем.

5 Этим обеспечивается выполнение четырех подциклов в каждом i-M цикле.

В соответствии с указанными номерами регистров производных и функций, принятыми на регистры 42/,.-424 ,

rt ..., , коммутаторов

блоков4у,, ..., 4, 4 коммута 1ии нелинейностей, коголутаторы , .. ., 43 -43J2., этих блоков коммутируют выходы соответствующих регистров производных и функций

5 со входагли производных и функции блоков 5yj, / 5/j, 5 вычисления Ч исловых значений производных произведения переменных. Этим обеспечивается передача в блоки S,, ... /

0 SQ, 5;| вычисления числовых значе- щи производных произведения перемен-, ных числовых значений переменных в соответствии с нелинейностями

5 , ..., ., (Y)Y.

После выполнения указанных операций кнопка Исходное состояние блока 22 управления размыкается/ а кнопка 71 Пуск того же

0 блока управления замыкается. Первый сигнал, поступивший на единичный вход асинхронного 62Ц RS-триггера после замыкания указанной кнопки 71 Пуск с выхода генератора 61

5 iтактовых импульсов, устанавливает

этот триггер в единичное состояние. В результате, единичное значение сигнала, поступающее на первый вход элемента единичного выхода асинхронного 63 RS-триггера, открывает элемент 64 И по его первому входу. Этим обеспечивается прохождение через элемент 64 И по его второму входу сигналов с выхода генератора 61 тактовых импульсов на синхронные входы синхронных 62 -62 PS-триггеров и на входы элементов t и г 64 И.

Начинается работа устройства на первом этапе. Работой устройства как на первом этапе, так и на всех последующих управляет блок 22 управления посредством управляющих сигналов,, образующихся последоватетнно во времени на соответствующих выходах блока.

Основой блока 22 управления являются два цифровых автомата. Запоминающая часть первого цифрового автомата реализована посредством синхронных 6 -62з ftS-триггеров, выходы которых соединены с входами дешифратора б7( . Комбинационнагт часть первого цифрового автомата реализована посредством элементов 64 -64g И и элементов 66. -66 ИЛИ. Запоминающая часть второго цифрового автомата реализована посредством синхронных 624-62j RS-триггеров, выхода1 которых соединены с входами дешифратора 6 Комбинационная часть второго цифрового автомата реализована посредством элементов И и элементов ИЛИ. Схемы обоих автоматов синтезированы по известной методике синтеза цифровых автоматов. Переходы обоих автоматов из одних состояний в другие состояния осуществляются сигналами, поступающими на синхронные входы синхронньах RS.триггеров с выхода элемента 64,,4 И. Указанные управляющие сигналы формируются дешифраторами 67, и 67 путем дешифрирования состояний первого и второго цифровых автоматов, определяемых соответственно Состояниями синхронных 62,-62- и RS-триг геров.

С приходом первого сигнала на синхронные входы синхронных . RS-триггёров первый автомат осуществляет переход из состояния 000 в состояние 001, а второй цифровой автомат остается в том же состоянии 00.

Состояние 001 и 00 первого и второго цифровых автоматов соответствует началу как первого, так и кяждого последующего этапа..

Единичное значение управляющего сигнала, образовавшееся на первом вщ ходе дешифратора 67i , поступая на

шестой и седьмой выходы блока 22 управления, на установочный вход кольцевого 70 счетчика Ина нулевой вход асинхронного бЗ, В5-т.риггера блока 22 управления, обеспечивает

вычисление числового значения аргумента х х,+Н в блоке 7 задания интервала аргумента; установку в нулевое состояние регистров 44i|v (где i l---k) строки/)-го (где v 1-;-q) столбца первых сомножителей и их производных, регистра 45 первой строки первого столбца и регистров i-.й (где 2-rk} строки (где l-rq) столбца вторых сомножителей и их производных, регистров -46, коэффициентов блоков 5,| -5| вычисления числовых значений производных произведения переменных;

установку в исходное состояние 00...01 кольцевого счетчика 70;

установку в нулевое состояние .асинхронного 63 RS-триггера. ; Вычисление числового значения аргумента х в блоке 7 задания интбр;вала аргумента осуществляется путем переда;чи на сумматор 54 прямых кодов числовых значений шага Ни аргумента х соответственно с регистра 53 прирайения аргумента и регистра 55;| значения аргумента в начале интервала, а затем приема полученной суммы с выхода указанного сумматора в тот же регистр 55 значения аргумента в Начале интервала посредством указанного управляющего сигнала, поступающего по вторым управляющим входам указанных регистров. При этом на второй выход блока поступает числовое значение аргумента

а на первый его выход-, после

Г

сравнения схемой 56 сравнения числовых значений и х, соответствующее значение управляющего сигнала (нулевое, если х;, х , и единичное, если х 7 г) Единичное значение управляющего сигнала, поступая по четвертому входу блока 22 управления на нулевой вход асинхронного 63 RSтриггера, управляет остановкой устройства после окончания решения уравнения (12).

Установка в нулевое состояние указанных регистров в блоках , вычисления числовых значений произво ных произведения переменных осуществляется путем подачи инверсного значения указанного управляющего сигнала (инверсные выходы дешифраторов 67, и 672 на фиг. 7 не показаны) на вторые управляющие входы эсех регистров 44 первых сомножителей и их производных, всех регистров вторых сомножителей и их производных и на управляющие входы всех регистров 46j.-46fcj коэффициентов. Нулевое значение сигнала ас.инхройного 632 RS-триггера закрывает элемент И. В результате, образо вавшееся на выходе элемента И нулевое значение сигнала, ггоступая на управляющие входы регистров )(.| коэффициентов блоков , вы числения числовых значений производ ных произведения переменных, запрещает прием информации на указанные регистры с выходов сумматоров 47 47|с лри поступлении единичного сигнала на синхронные входы регистров. С приходом второго сигнала на синхронные входы синхронных 62 б2 RS -триггеров первый цифровой автомат- осуществляет переход из состояния 001 в состояние 010, а второй цифровой автомат остается в том же состоянии 00. , Состояние 010 и 00 первого и вто рого цифровых автоматов соответству ет началу выполнения нулевого цикла В нулевом цикле, а также во всех последующих циклах параллельно во времени реализуются два вычислител ных процесса (первый и второй).. Первый вычислительный процесс обуславливает формирование и вычисление по уравнению (ь.(. )(V).(y)«l. , Вб) представляющему уравнение (12), от которого взята 1-я (где , , 1, ..., k-1) производная, числового значения производной в точке j интервала. Этим подготавливаются числовые значения производных УУ , , ..., Y} , которые, если учесть, что очередное значение i .уве личивается на единицу, являются исходными числовыми значениями производных. Y| , У , .... , необходимыми для обеспечения соответствующего вычислительного процесса в очередном цикле. Второй вычислительный процесс обуславливает формирование и вычисл ние по уравнениям .jCete),... --г - ). Vi 1x--xi %-1 VA lx--xj fA. lx--Xj -г ) Дори-1«( ),..,) -oL ) JW o «ix--yj W Ц%-уГ оЬ х)„,. . i.r. ),-., (f.. .(.. представля рщим уравнения-(1 ), о которых взята Г.-я (где , , ..., k-1) производная, числовых зчаa.ef производных )з , .... . Ь и в точке j интервала. Этим подготавливаются числовые значения производных , Tj , .... rj которые, если учесть, что очередное значение i увеличивается на единицу, являются исходными числовыми значениями производных необходимыми для обеспечения соответствующего, вычислительного процесса в очередном цикле. Рассмотрим процесс выполнения нулевого цикла. Единичное значение управляющего сигнала, образовавшееся на втором выходе дешифратора б7| , поступая на седьмой выход блока 22 управления, а с него на первые управлякядие входы регистров 45 первой строки первого столбца вторых сомножителей и их производных блоков 5 -5, вычисления числовых значений производных произведения переменных, подготавливает эти регистры к приему информации по их первым информационным входам. Кроме того, это единичное значение управляющего сигнаша, поступая на вход кольцевого счетчика 70, на входы элементов И группы 65 б5| элементов И и на вход элемента 66 ИЛИ, обеспечивает: подготовку кольцевого счетчика к переходу в последующее состояние 00...10. (Этот переход осуществляется после изменения значения указанного управляющего сигнала с единичного на нулевое); съем сигналов 00...01 с выходов кольцевого счетчика посредством элементов И группы элементов И (эти -сигналы, поступая на седьмой выход блока 22 управления, а с него на третьи управляююте вхоДЬ1 регистров 44-|.V -R (где i 1-i-k) строки D-го (где ) столбца первых сомножителей и их производных, подготавливают регистры первой строки к приему информации по их третьим информационным входам); прохождение единичного значения управляющего сигнала с выхода элемента 66-, ИЛИ на седьмой выход блока 22 управления, а с него на синхронные входы регистров 44/). -П . (где ) строки -О-го (где л) 1-rq столбца первых сомнохсителей и их производных, регистра 45, первой строки первого столбца Вторых сомножителей и их производных, регист ров 45 г-й {где .) строки V(где ) столбца вторых сомнохсителей и их производных и регистров коэффициентов. Единичное значение управляющего сигнала, поступающее с выхода элемента 66-7 ИЛИ на синхронные входы указанных регистров, обеспечивает; прием числовых значений переменных коэффициентов Ь „)о, .... ,0. Ь на регистры 45 первой строки первого столбца вторых сомно5хителей и их производных блоков 5, ...J 5 вычисления числовых значений производных произведения переменных с выходов генераторов Зу,, ... 3, 3;, п-ерменных коэффициентовj прием числовых значений производных и функции УЛ, YC V V о О а 1 1; YO I YO I Y{ на регистры 4 4 первой строки )-го (где ) столбца блоков 5у, .., 5 , 5 вычисления числовых значений производных произведения переменных 4 ко с выходов блоков 4 мутации нелинейностей Таким образом, блоки 5,, .. ., 5 5v вычисления числовых значений производных произведения переменных оказываются подготовленными к выпал нению первого подцикла; С приходом третьего сигнгша на синхронные входы синхронных 62 -62 RS-триггеров первый цифровой автома осуществляет переход из состояния 010 в состояние 011, а второй цифро вой автомат остается в том же состо нии 00.. Состояние 011 первого цифрового автомата соответствует выполнению первого подцикла. Единичное значение управляющего сигнала, образовавшееся на третьем выходе дешифратора 67, поступая н .1 соответствующие входы элементов 64 и 64 И, открывает эти элементы. В результате, одна и та; же последовательность сигналов с выхода элемента 64,} И (через седьмой выход блока 22 управления ); и С выхода элемента . И соответственно поступает на управляющие входы первых.узлов 8|i а умножения, вторых узлов 49,f-49j4 умножения блоков вычисления числовых значений произ водных произведения переменных. на управляющие входы узлов 21 27g, ... , 27 27g , 27 27 умножения генераторов , переменных коэффициентов, на управляющие входы узлов умножения генератора Зу, правой части (в указанных генераторах соответственно , ..., , ) и на вход пересчетной 69 схемы. В блоках , вычисления числовых значений производных произведения переменных указанная последовательность сигналов обеспечивает умножение первыми узлами )/ умножения содержимого регистров i-й (где ) строки V-го (где Устолбца первых сомножителей и их производных на содержимое регистров , коэффициентов, умножение втopЫ и узлаг/ш умножения получающихся результатов указанного умножения на содержимое регистров 45;{ i-й (где f 24-k-1) СТРОКИ V-ro (где л) 1 ) столбца вторых сомно)хителей и их производных, умножение вторыми узлами 49 и 49 умножения содержимого регистра 44 первой строки первого столбца первых сомножителей и их производных на с6 держимое регистра 45 первой строки первого столбца вторых сомножителей и их производных и содержимого регистра 44 ) k-й строки первого столбца первых сомножителей и их производных на содержимое регистра , k-й строки первого столбца вторых сомножи- телей и их производных, В генераторах 3,-Зи переменных коэффициентов и генер1аторе правой части указанная последовательность сигналов обеспечивает умножение узлами 27/1 -27Q, . .. , 2 -27 , 27/ -27 и 27j -27 умножения соответственно содержимого регистров , ... , 2б,-2б5 , . И 26 -26 коэффициентов a. содержимое регистров Q, Л. / , и производных и функции. Пересчетная 69- схема, коэффициент пересчета которой равен количеству сигналов, необходимых для обеспечения работы указанн,ых узлов умножения, подсчитывает количество поступивших сигналов указанной последовательности. После поступления предпоследнего сигнала указанной последовательности на выходе пересчетной 69/ схемы образуется единичное значение сигнала, которое устанавливает в пересчетной 69 схеме, подсчитывающей количество выполненных подциклов, единицу. При этом на выходе пересчетной 6 9vf схемы при единичном и всех последующих ее состояниях, за исключением исходного, образуется единичное значение сигнала. Единичные значения сигналов на выходах пересчетных 69 и 6В схем прдготавливают первый цифровой автомат к соответствующему переходу. Кроме того, инверсное значение сигнала, поступая на управляющие входы указанных узлов умножения генераторов, 3 -3j, переменных коэффици ентов и генератора Зц4.| правой части с выхода пересчетной 69 схемы чере седьмой выход блока 22 управления блокирует работу этих узлов умножения при пЪступлении последовательности сигналов во втором, третьем и четвертом подциклах. После поступления последнего сиг нала указанной последовательности первый цифровой автомат осуш,ествляет переход из состояния 011 в состояние 100, что приводит к закрытию элементов , 64 И, а пересчётная 69 схема устанавливается в исходное состояние. Второй цифровой автомат остается.в том же состояНИИ 00. В разул ь тате, по еле сложения k-вхо довыми сумматорами 50 блоков Sj,, . . 5, 5 вычисления числовых значений производных произведения переменных полученных произведений, на этих k-вхЬдовых сумматорах 50 соответственно фиксируются числовые значения нулевой производной произведений первых пар переменных (о) ().,0 . {1 и 1(0) /, f., -h Чо - Ыб О о 2° (Ь„ (x))i Ь У- ,о о f Q,G о . при . , После сложения сумматорами 28 генераторов Зу,, ... 3,2, 3 перемен ных коэффициентов и генератора Зу| правой части полученных произведени на сумматорах 28 фиксируются в соот ветствии с уравнениями (17) числовые значения производных . ь{,. fj при j (й-и),о , Единичное значение управляющего .сигнала, образовавшееся на четверто выходе дешифратора 67 , поступая на. синхронные входы регистров i-й (где i 1-7-k) строк;и iJ-ro (где ) столбца первых сомножителей и их производных, регистра 45, первой строки первого столбца вторы сомножителей и их производных, регистров й (где ) строки -О-го (где i l4-q) столбца вторых сомножителей и их производных, регист ров ( коэффициентов блоков 5 г Sj, 5 вычитания числовых значений производных произведения переменных, производит сдвиг информации , находящейся в- указанных, регистрах ), 45;{ , на один регистр в направлении передачи информации и прием информации (18) соответственно на регистры 45, первой строки первого столбца. В результате, на регистрах 44,, , 44у,з, .44 первой строкипервого, второго, |третьего и четвертого столбца первых сомножителей и их производных блоков 5„ , . . . , 5, 5;j вычисления числовых значений производных произведений переменных соответственно находятся числовые значения Y , у1И-1 - - . Р у . Y 11 о О . О . YO . . S в регистрах 45. и 45 второй строки четвертого столбцаи первой строки первого столбца i вторых сомножителей и их производных указанных блоков соответственно находятся числовые значения Ьу,.1 , Ic °io о,в to образом, блоки 5, . .., 52 5 вычисления числовых значений производных произведения переменных оказываются подготовленными к выполнению второго подцикла. С приходом очередного сигнала на синхронные входы синхронных 62 -62 RS-триггеров первый цифровой автомат осуществляет переход из состояния 100 в состояние 011, которое повторилось. Второй цифровой автомат остается в том же состоянии 00. Поэтому второй подцикл выполняется так же, как первый подцикл с тем отличием, что операции умножения, выполняемые соответствуквдими узлами умножения генераторов 3ц, переменных коэффициентов и генератора 3 правой части, не выполняютсяВ результате, после поступления последнего сигнала указанной последовательности Hd синхронные входы синхронных Я5-триг1 ров первый цифровой автомат осуществляет переход из состояния 011 в состояние 100, второй цифровой автомат остается в том же состоянии 00, в пересчетной 69 схеме, посчитывающей количество выполненных прдциклов, фиксируется число два, а пересчетная 69 схема устанавливается в исходное состояние. Кроме того, на k-входовых сумматорах 50 блоков Зц, ..., 52, 5 вычисления числовых значеМий производных произведения переменных соответственно фиксируются числовые значения нулевой производной произведения вторых пар переменных (x)Y),,b.,Y,Vo .. (rnx)Y.)b,.,Yr4 . г . -Р при . Поскольку состояние 100 первого цифрового автомата повторилось, то подготовка блоков 5, ,.., 5, 5 к выполнению третьего подцикла происходит аналогично подготовке этих блоков к.выполнению второго подцикл В результате, на регистрах 44 , 44 44 3 / 44,4 первой строки первого, второго, третьего и четвертого стол цов первых сомножителей и их производных блоков 5у,, . .. , 5, 5 вычис ления числовых значений производных произведения переменных соответственно находятся числовые значения. vi vOlH) Y V, -1 1 0 I о о D о YO ; Yp , Yp , , YO , a в регистрах 45,, 45ад, 45i,4 второй строки трет его столбца, второй строки четвертого столбца и первой строки первог столбца указанных блоков соответственно находятся числовые значения . h цЧо) «, (О) . . . уЧо) .U.O) °(V1-1),0 . I.O ..Мг.О . 40N(0 4,0 , Z|p , Таким образом, блоки 5(, ,:.., 5о., 5 вычисления числовых значений производных произведения, переменных оказываются подготовленными к выполнению третьего подцикла С приходом очередного сигнала на синхронные входы синхронных RS-триггеров первый цифровой автомат осуществляет переход из сое тояния 100 в состояние 011, которое повторилось. Второй цифровой авто-: мат остается в том же .состоянии 00. Поэтому третий подцикл выполняется так же, как второй подцикл. В результате, после поступления последнего сигнала указанной последовательности на синхронные входы синхронных RS-триггеров пер вый цифровой автомат скгуществляет переход из состо ния 011 в состоянИе 100, второй цифровой автомат остается в том же состоянии 00, в пересчетной 69 схеме, подсчитывающей количество выполненных подциклов, фиксируется число три, а пересчетная 6Э схема устанавливается в исходное состояние. Кроме того, на k-входовых сумматорах 50 блоков 5j, .. . , БЗ, 5 вычисления числовых значений производных произведения переменных соответственно фиксируют ;ся числовые значения нулевой произiводной произведения третьих пар пе ременныхt4S .()Y(. : (x);liS).гv 2lJ(Z(x)Y), при . Поскольку состояние 100 первого цифрового автомата повторилось, то подготовка блоков 5 t вычисления числовых значений производных произведения переменных .к выполнению четзертаго подцикла происходит аналогично подго-, jTOBKe этих блоков к выполнению третьего подцикла. В результате, на регистрах 44,4 , 44/,(i, 44., первой строки первого, второго, третьего и четвертого столбцов первых сомножителей и их производных блоков 5у,, ..., 5, 5 вычисления , числовых значений производных произведения переменных соответственно находятся числовые значения , V V V 1 V V 1 о о о о и YO , VJ , Yjj , а в регистрах 4521, 5 а4 , второй строки второго, третьего, четвертого столбцов и первой строки первого столбца указанных блоков соответственно находятся числовые значейия L 1,(.о) ,,со1 по. . ц Ь Z°° 2 КР ъ,о о,о -f.o . -laKHM образом, блоки 5у,, .. . ., 5, 5 вычисления числовых значений производных произведения переменных оказываются подготовленными к выполнению четвертого подцикла. С приходом очередного сигнала на | синхронные входы синхронных б -62j RS-триггеров первый цифровой автомат осуществляет переход из состояния 100 в состояние 011, которое повторилось . Второй цифровой автомат остается в том же состоянии 00. Поэтому четвертый подцикл выполняется так же, как выполнялись первый, второй и третий подциклы. При этом после поступления предпоследнего сигнала указанной последовательности пересч.етная 69 схема устанавливается в исходное состояние единичным значением сигнала, образувмдимся в этом случае на,выходе пересчетной 69, схемы. Поэтому на выходе пересчетнрй 69-1 схемы отсутствует единичное значение сигнала. В результате, после поступления последнего сигнала указанной последовательности на синхронные вХоды синхронных 62 -62 RS-триггеров первый цифровой автомат осуществляет Переход из состояния 0-11 в состояние 101, второй цифровой автомат стается в том же состоянии 00, а пересчетная 69 схема устанавливается в исходное состояние. Кроме того на k-входовых сумматорах 50 блоков 5у,, ..., 5, 5 вычисления числовых значений производных произведения переменных соответственйо) фиксируются числовые значения нулевой производной произведения четвёртых, пар переменных C- - C;Wwvvr (Cx)1);,b,.,vrV . 7 ry VvWr - k VY . 4,0 IxrYo , ) э o при . Единичное значение управляющего сигнала, образовавшееся на пятом выходе дешифратора б7| / поступая iia управляющие входы элементов 51 И блоков 5у,, / 5, вычисления числовых значений производных проий |веденйя переменных через седьмой выход блока 22 управления и- н& единичный вход асинхронного 63/2 КЗ-три гера блока. 22 управления соответственно, обеспечивает съем информации с противоположным знаком с выходов k-входовых сумматоров 50 указанных блоков на вход сумматора 6 и установку в единичное состояние асинх-/ ронного 63jj RS-триггера. После сложения сумматором б информации, поступившей с выходов бло ков 5 -5и вычисления числовых значе ний производных .произведения переменных и с выхода генератора Зy,. правой части, на сумматоре б фиксируется числовое значение производной УУ . Единичное значение сигнала асинхронного 63/2 RS-триггера открывает элемент 64 И. В результате, образо вавшееся на выходе элемента 64 И единичное значение сигнала, поступа на управляющие входы регистров ) коэффициентов блоков 5)-5 вычисления числовых значений произвол ных произведения переменных, разрешает прием информации на указанные регистры с выходов сумматоров 47. , при поступлении единичного зна чения сигнала на синхронные входы р гистров со второго выхода дешифратора.б7( через элемент бб-j ИЛИ в первом и всех последующих циклах. Поскольку исходные состояния регист ров 46,) , 46, 46-5,, ..., 46i(; коэффи циентов соответственно фиксируют биномиальные коэффициенты 1,0,0,.. . и на выходах сумматоров 47 Тк-2. имеет место сумма содержимого предыдущего и содержимого последующего регистров указанных регистров коэффициентов , то в первом, втором, третьем и т.д. циклах после воздействия указанного единичного значения сигнала на указанных регистрах коэффициентов фиксируются биномиаль ные коэффициенты 1,1,0,0,..,0; 1,2,1,0,...,0-, 1,3,3,1,...,0, и т.д С приходом очередного сигнала на синхронные входы синхронных RS-триггеров первый цифровой .автома осуществляет переход из состояния 101 в состояние 110. Второй цифрово автомат остается в том же состоянии 00. Единичное значение управляющего сигнала, образовавшееся на шестом выходе доиифратора 67 , поступая на вход пересчетной 21 схемы, на вторые управляющие входы регистров 1 -ly, производных и функции, на вторые управляющие входы регистров , .. ., 24 , 24 -24х/ производных и функции генераторов 3 -3 переменных коэффициентов и регистров производных и функции генератора 3|,ц. правой части через четвертый выход блока 22 управления, соответстйенно обеспечивает: добавление единицы к содержимому пересчетной 21 схемы, которая подсчитывает количество выполненных циклов i; сдвиг информации, находящейся в регистрах 1 , .. ., Ig, 1 производных и функции, на один регистр вправо, прием информации на регистр 1 производных с выхода сумматора б, а также сдвиг информации, находящейся в ре- гкстрах , ..., , и указанных генераторов, на один регистр вправо, прием информации на регистры 24,, ..., 24 24/д и 24 указанных генераторов с выходов сумматоров 28 этих генераjTOpOB. I В результате, на пересчетной 21 схеме будет зафиксирована единица, на регистрах 1„, ..., l-j. 4 ПРОИЗВОДНЫХ и функции будут находиться числовые значения ..., , lYp, а на регистрах 24, ..., 24а., 24 f ..., 24,. ..., 242., 24, ..., 24, 24 и 24:, ...,24, 24 производных и функции указанных генераторов соответственно будут находиться числовые значения {«-«.о twl-iio cti-flx) Ь5 ЬЛ h h« °,.о, V, ; Чо , V 0,0 V и Тр , . . . , Тр , Гд . Таким образом, происходит соответствующая подготовка устройства к выполнению первого цикла. С приходом очередного сигнала на синхронные входы синхронных RS-триггеров первый цифровой автомат осуществляет переход из состоя- нйя 110 в состоянии 111.Второй цифровой автомат остается в том же «стоянии 00. Единичное значение управляющего сигнала, образовавшееся на седьмом выходе дешифратора 67 , поступая на . управляющие, входы регистров 57 (единичное значение указанного сигнсипа открывает вторые и закрывает первые, а нулевое значение закрывает вторые.: и открывает первые информационные входы этих регистров), управляющие входы узлов 59. умножения, узлов 60 умножения, узлов 58деления всех блоков вычисления членов рядов Тейлора через второй выход блбка 22 управления по управляющим входам блоков, обеспечивает;

прием числового значения шага h и -h соответственно на регистры 57, узлы 59 умножения блоков -9у, вычисления членов рядов Тейлора положителького аргумента-и на регистр 57, узел 59 умножения блока 10 вычисления членов ряда Тейлора отрицательного аргумента с выхода регистра 8 приращения аргумента;10

прием числовых значений производных ..,, YO , Yj и производной соответственно на узлы 60 умножения блоков 9у,, ..., 9,2, 9 вычисления членов рядов-Тейлора положи- 15 тельного аргумента и на узел 60 умножения блока 10 вычисления членов ряда Тейлора отрицательного аргумента с выходов соответствующих регистров 1, ,. , , , 1 , 1 производных и 20 функции).

прием числового значения в узлы 58 деления блоков 9 -9 вычисления членов рядов Тейлора положительного аргумента и блока 10 вычис- 2$ ления членов ряда Тейлора отрицательного аргумента с выхода пересчетной 21 схемы через третий вход и второй выход блока 22 управления по входам подачи делителя;чЬ

прием числовогозначения шага h и -h соответственно на регистры 57, узлы 59 умножения блоков , . . , 30( -30 , . .. , 30;, -30, вычисления членов рядов Тейлора положительного аргумента генераторов 3,, ..., 35 3, 3 переменных коэффициентов, блоков вьочисления членов рядов Тейлора положительного аргумента генератора Зц4- правой части и на регистры 57, узлы 59умножения 40 блоков 31 вычисления членов рядов Тейлора отрицательного аргумента тех же генераторов с выходов регистров 29 приращения аргумента}

приен числовых значений произ- АС

водных Ь(п-1),о, . , Ь(}ь,),д . l tViVPJ ; bCf, ..., b,., Ь, ..-., ,

о/ числовых значений произодныхЬ ,., о, ... , Ь,;, соответтвенно на узлы 60 умножения блоков 300, ,.., 30, ..., 30с., ... ЗОд, 3Q, 30, ..., ЗО., 30| вычисления членов рядов Тейлора положительного аргумента и на узлы 60 умножения блоков 31 вычисления членов ряов Тейлора отрицательного аргумен- 55 та генераторов 3, ..., 3, 3 переенных коэффициентов с выходов соот24,

ветствующих регистров 240,

«4

. . , 24, 24 ; 24,

24

24 ;

в

..., 242, 24 производных и функции 60 тех же генераторов-,

прием числовых значений производных f, ..., , fo и числового значения производной f соответственно на узлы 60 умножения блоков

30, ..., 30,2, 30 вычисления членов рядов Тейлора положительного (аргумента и узел 60 умножения блока 31 вычисления членов ряда Тейлора отрицательного аргумента генератора Зуц. правой части с выходов соответствующих регистров 24, ,.., 24 , 24 производных и функции того же генератора;

прием числового значения i 1 в узлы 58 блоков , ..., 30;,-30$ 3Q|-ЗОл) и ЗО -ЗО-у вычисления членов рядов Тейлора положительного аргумента и блоков 31 вычисления членов рядов Тейлора отрицательного аргумента соответственно генераторов Д) 3ц переменных коэффициентов и генератора Зи+-1 правой части.

Кроме того, указанное единичное значение управляющего сигнала, поступая на второй вход элемента 64 И подготавливает второй цифровой автомат к соответствующе 4у переходу.

На этом выполнение нулевого цикла заканчивается. Устройство готово к выполнению первого цикла.

С приходом очередного сигнала на синхронные входы синхронных RS-Триггеров первый цифровой автомат осуществляет переход из состояния 111 в состояние 010, а втсзрой цифровой автомат осуществляет переход из состояния 00 в состояние 01..

Состояния 010 и 01 первого и второго цифровых автоматов соответст- . вуют началу выполнения первого цикла.

В первом цикле, а .также во всех последующих циклах параллельно 6о времени реализуются, кроме двух указанных, еще два вычислительных процесса (третий и четвертый).

Третий вычислительный процесс обуславливает формирование и вычисление числовых значений членов

,1 h« 3 IT

,Ы+е) h

(19)

W

j тг

где , 1 1,2. :. . , kH , в точках j-1 и j+1 интервала данном э.тапе при в точке соответственно рядов Тейлора

у(х)Л -JVз FT

1гО

Y(x) (20) iro

)|,

,с центром j (на данном этапе с центром ), представляющих решение и

соответствующие производные реыения уравнения (12). Затем полученные числовые значения членов (1) соответственно суммируются с числовыми значениями частичных сумм

ъ-«. -Sf Y - у«Jli Ч)ЧИ ilb где i.i 1,2. .. . , k-1, в точка j-1 и jH-1 интервала (на даш нбм этапе при в точках -1 и 1) тех же рядов Тейлбра (.8) с целью получения и накопления брлее точных по сравнений с числовыкш значениями частичных сумм (2Г), числовых значе ний частичных суглм . V. -Y. ,E Ми),е-| Г I . W iHen J e V.. Y. . U. (22 tjH),e (),e- J T ДИ) Y,- |L (jVi).eH J , I где , ,2, .... k-r, в тех же точка j-1 и j-fl интервала (на данном этапе, при , в точка -1 и 1) соответственно рядов Тейло ра (20). . Четвертый вычислительный процес обуславливаем форглирование и вычис ление числовых значений членов i и b, (Mij T

в точках J-1 и J+1 интервада ранном этапе при в точка соответственно рядов Тейлора

к хЛ- V (x-Xj )

)j-Tr .

tVH

f: hOH) ( X-Xj )

Ь(х)

ыи

t

(MJ

1«0

ь,- , . -t ь VuUtiMf-i) -.|„ Vi)3

b/ ч,. bl -J2 (),(1 nto l-,

м (e-1+o 4Ll

t bi),i Чл-1Ц и)деи) я

4(HUM, :|ц;/1) fix) 1 btirf 1 ; Ы) о ь,М...(, Но 3 , « . (x-xj ) к (v}- к cJ D. V X ; - . D. I -j-y ) , . (x.g%f, bj (xl lb-Jfii . i-:AjU-U« (x-Xj.) bo o.J ,Г, W4) (x-xj ) f (x)i .. : i-:o 3 (-« во Д-tf-HO (x-xj )V f(x)T f| , I С центром j (на данном этапе с центрш j 0), представляющих решения и соответствуюсцие производные раиений уравнений (14). Затем полученные числовые значения членов (23) сботвётственно суммируются с числовыми значениями частичных сумм S: .Ш (-h) ).(j.i).(e.o fo и-яГТТ

и

(25)

h

И o,(JH),(e-0 -,lb «-J ТГ V ь o,ij+fMe-i) л j ( |-(-w) o,(j+i)(e4) ito o-i V ff.ldii (jn),(en) :е„ Ч f . v h (j4-4(e-i) -fo TT ,ti4.i) h I tni),(e-i) fo r n JT -n fV-K-. fe ) hj Uti),(n) ;iTo J T где , i 1 ,2, ..., k-1, в точках j-1 и j+1 интервала (на ном этапе, при , в точках--1 тех же рядов Тейлора с.целью пол чения и накопления более точных сравнению с числовыми значениями частичных сумм (25), числовых зн ний частичных сумм JL (-1),(Й),е5п-Ч Ц(И) %-l),J Vi),( Vvj+D tpH) ),j Т b+b (i-ill(j+),(M) ),/ (H),(j+i),e (e-1f« W)i(JM),e i«-i),(jVi),(e-tj iHM),j , дн)е-f-i iUM чгтг Ч(Й,( b.. .Otue. i..iH) ij ТГ .len) . (VI) 4. h (Mre 4(j+i),{H) 4i TT где , i 1 ,2 , . . . , k-1 , в тех же точках j-1 и j+l интервала (на данном этапе, при , в точках -1 и 1) соответственно рядов Тейлора (24). Рассмотрим процесс выполнения первого цикла. Из четырех реализуЕ мых параллельно во времени в первом цикле вычислительных процессов первый и второй вычислительные процессы реалиэуйтся так, как в нулевом цикле. Поэтому реализация первого и второго вычислительных процессов в дальнейшем не рассматривается, а рассматривается реализация третьего и четвертого вьзчислительных процессов, Единичное значение управляющего сигнала, образовавшееся на первом выходе дешифратора б 7., поступая на соответствующие входы элементов 64. и , открывает эти элементы, В результате/ на управляющие входы узлов 58 деления узлов 59 и 60 умножения всех блоков вьгаисления членов рядов Тейлора, входящих в устройство, и на вход пересчетной 69з схемы поступает одна и та же последовательность сигналов соответственно с выхода элемента И через второй выход блока 22 управления и с выхода элемента И. В каждом блоке вычисления членов ряда Тейлора под воздействием указанной последовательности сигналов узел 58 деления выполняет деление числовых значений, находящихся в регистре 57, на числов1ое значение, находящееся в узле 5б деления, а узлы 59 и 60 умножения одновременно производят умножение числовых значений, находящихся в этих узлах умножения, на образующиеся в прбцессе деления цифры частного, поступающие с выхода узла 58 деления на первые входы узлов 50 и 60 умножения. Пересчетная 69 схема, коэффициент пересчета которой равен количестну сигналов, необходимых для обеспечения работы указанных узлов каж дрго блока вычисления членов ряда Тейлора, подсчитывает количество поступивших сигналов указанйой последовательности, После поступления пре цпоследнёго сигнала указанной последовательности на выходе перёсчетной 69 схемы образуется единичное значение сигнала, которое, поступая на второй вход элеК1ента. 64f И, подготавливает второй цифровой автомат к соЬ ветствукицему .переходу. , После поступления последнего сигнала указанной пбследовательности второй цифровой ав,томат осуществляет условный переход из состояНИИ 01 в состояние 10, что приводит к закрытию элементов 64 и И и, следовательно, к прекращению : прохождения сигналов последовательности,, а. перёсчетнаябЭз;, схема уста навливается в исходное состояние. В результате, после выполнения операций в указанных узлах каждого гблока вычисления членов ряда Тейлорав узлах 59 умножения всех блоков вычисления членов рйдов Тейлора будет зафиксировано числовое значение . В узлах 60 умножения блока 10 вычисления членов ряда Тейлора отрицательного аргумента и блоков 9. -f Й. и вычисления членов рядой Тейлора положительного аргумента, соответственно будут за- фиксированы числовые значения членов (19) при и . В узлах 60 Умножения блоков 31}. .f 31; 31 и 31 вычисления членов рядов ,ТёЙлое а отрицательного аргумента и блсжов 30 , 30, ..., 30л J ...J Щ ,30,,, .. , 305 ЗОя, 30,, .... , 30 и ЗО , ЗО, ..., 30 вычисления членов рядов Т«гйлора поло .жителЬного аргумента генераторов . :... ,32, 3 переменных коэффидиентов и генератора Зуц-4 правой, ч1асти соответственно будут зафикси рЬйаны числовые значения членов (25 при 1 1 и . Единйчйое значение управляющего сигнала, образовавшееся На втором выходе дешифрат6ра 67,, гхоступа на упраЪляюпц1Й вход регистра 18 предыдущего значения частичной суммы, на первые управляюй ие входы накопителей 11 , ..., ll., 114 производных и функции положительного аргу.мента, на первый управлякмций вход накопителя.12 значения функции отрицательного аргумента, а также на управляющие входы регистров 39 предыдущего значения частичных сумм, на первые управляющие входы накопителей 32Q, 32%, ..., 322., , , .4., 32 , 32., и ,32, ..., 32, -32 производных и функции положительного аргумента, на -первые управляющие входы накопителей ЗЗ значения функции отрицательного аргумента генераторов 3, ..., 32/ 3 переменных коэффициентов и генератора 3(, правой части с первого выхода блока 22 управления, соответственно обеспечивает: . прием на регистр 18 предыдущего значения частичной сумма содержимого накопителя 12 значения функции отрицательного аргумент, т.е. числового значения J.), равного , на данном.этапе и данном цикле (т.е. при , )числовому значению 1( (см. соотношения (21)); прием на накопитель 12 значения функции отрицательного аргумента и накопители 11 , 11, « / И эначеНИИ производных и функции положительного аргумента соответственно числовых значений членов (19) с выходов узлов 60 умножения блока 10 вычисления членов ряда Тейлора отрицательного аргумента и блоков 9 9 , ... , 9у, вычисления, членов рядов Тейлора положительного аргумента; сложение числовых значений членов (f 9 ), Принятых На указанные на кОпители, соответственно с числовыми значениями частичных сумм (21), находящихся в этих накопителях, с целью получения, и накопления более точных числовых значений частичных сумм (22); прием на регистры 39 предыд1ш5е- iro значения частр1ной суммы содержимого накопителей 33- значёяия функции отрицательного аргумента, т.е. числовых значений b(jj,(j(j) , . . . , 4Д1ИХ(«-1) оД1-1)дг-) ll-iUe-i) Ш-- vi v- ,: . V . соотношения (25)); : прием на накопители 33 j ... у i :33 33 и 33 функции отрицательного аргумента и на накопители 32. , 32, ..., 32Aj .. 32. ,324, 32;j, 32j, ..., 32;«и 32, 324, . 32 j производных и функции псшожите1льногр аргумента соответственно числовых значений члейов(23) с выходов :Узлов 60 умножений блоков 31;...; 31; 31 и 31 вычисления членов рядоа Тейлора отрицательного аргумента и {блоков 30л, 30, ..., ЗОр; ... } ;304, 30, ..., 30 , 30,j,, ..., ЗQf и 30i, 30i, ..., ЗОО вычисления :Членов рядов Тейлора положительного аргументаJ сложение числовых значений членов :(23), принятых на указанные накопите:ли, соответственно с числовыми значениями частичных сумм (25), находящихся в этих накопителях, с целью Получения и накопления более точных 1иелов1йх значений частичных сумм (26 В результате на регистре 18 предьщущего значения частичной суммы находится числовое значение частичной суммы .,) g. ; на накопителе 12 значения функции отрицательного аргумента и накопителях 11 ll, ..., 11 значений производных и фун ции положительного аргумента соответственно находятся числовые значения частичных сумм (22); йа регис рах 39 предыдущего значения частичной суммы генераторов 3 -, 3, 3;, переменных коэффициентов и генер тора Зу, правой части соответствен но находятся числовые значения частичных сумм Ь(,..,д,(,5д.у,., ..... bd,u-i),(e-i) ,ич),(г-1) J-iU,-So на накопителях 33, ...} 33; 33 и 33 функции отрицательного аргумента и на накопителях 32, I 32 , 32, 32v, 32 32/ и 32, 32, .. ., 32 произ водных 1И функции положительного аргумента генераторов Зу,, . . , 3,,, 3 переменных коэффициентов и генератора Зу, + правой части-соответствен .но находятся числовые значения частичных сумм (26). Схема 17 контроля нуля в зависимости от равенства или неравенства нулю содержимого узла 60 умножения блока 10 вычисления членов ряда Тей лора отрицательного аргумента, т.е. 16) (-h) члена Y. -pj- 4 числового значения вырабатывает на своем выходе сигнал принимающий соответственно либо нул вое, либо единичное значения. Этот сигнал, поступая на первый управляю щий вход схемы 13 сравнения, соответственно либо закрывает, либо от.крывает второй информационный вход этой схемы. В соответствии с этим в схеме 13 сравнения либо не происходит, либо происходит сравнение содержимого регистра 18 предыдущего значения частичной суммы, т.е. числового значения частичной суммы 4j-i),(e-t) содержимым накопителя 12 значения функции отрицательного аргумента, т.е. числовым значением частичной суммы YN)g , соответственно поступающих в cxetiy 13 сравнения с выходов элемёня-ов И группы 20 элементов И, открытых единичным значением сигнала триггера 19 контроля, и с выхода накопителя 12 значения функции отрицательного аргумента. Если числовое значение, чле на Y: -рт- 0 или если числовые; зна чения частичных сумм Y(J:;, ,g (}и),е то на выходе схемы 13 сравнения фор мируется нулевое значенйе сигнала. Если числовые значения частичных ,сумм Y(j.)Дe.).,)г , то на выходе схемы 13 сравнения формируется единичное значение сигнала. В генераторах , ... 3, 3 переменных коэффициентов и генераторе 3 правой части, аналогично, схемы 38 контроля нуля в зависимос,ти от равенства или неравенства нулю содержимого узлов 60 умножения блоков 31 вычисления членов рядов Тейлора отрицательного аргумента, т.е. числовых значений членов -pj- . „ f (-) .(f (-Ь)в .(е) (-НГ j -ТГЧ тт 4i -ттвырабатывают на своих выходах сигналы, принимающие срответственно либо нулевое, либо единичное значения. Эти сигналы, поступая на первые управляющие входы схем 34 сравнения, соответственно либо закрывают, либо открывают вторые информационные входы этих схем. В соответствии с этим в схемах 34 сравнения либо не произойдет, либо произойдет сравнение содержимого регистров 39 предыдущего значения частичной суммы,.т.е. числовых значений частичных сумм KnM),(fи,(е-1) ,(f) 4cj-1),(f-) « (i-i),(f--) с содержимым накопителей 33 значения функции отрицательного, аргумента, т.е. с числовыми значениями частичных сумм (vi-i),(j.i),e f.(i-i),p Ьодйге ( соответственно поступающих в схемы 34 сравнения с выходов элементов И групп элементов И, открытых единичными значениями сигналов триггеров 40 контроля, и с выхода накопителей 33 значения функции отрицательного аргумента. Если Указанные числовые значения членов. довлетворяют равенствам Ь, i; .-iJll о, je) (-h) L -П 01 (р) (-1, )В ч рТ или если указанные числовыезначения частичных удовлетворяют неравенствам / V-i),(3-i),(e-i) Vi,(J-i),« Ч(1-1),((и) .Ч(1),e . олз-одеи) / o/j-iH и . f J, f . (}.-i).(e-) 4j-i)f то на выходах схем 34 сравнения формируются нулевые значения сигналов. Если указанные числовые значения частичных сумм удовлетворяют равенствам., (М),(й),е . . . V ....... . ( o.Cj-.iu 4( 4iJ-i),e (И).(-) f(i-o,e то на выходах схем 34- сравнения фор мируются единичные значения сигна-. лов, С приходом очередного сигнала на синхронные входы синхронных62 62 RS-триггеров второй цифровой автомат осуществляет переход из состоя|ния 10 в -состояние 11, Единичное значение управляющего сигнала, образовавшееся на третьем выходе дешифратора . поступая на второй управляющий вход схемы 1 сравнения и на вторые управляющие входы схем 34 сравнения генераторов 3 {;-3y, переменных коэффициентов и ге нератора Зу,4. правой- части с перво го выхода блока 22 управления , про изводит съем результатов указанного сравненияна соответствующие входы элемента 23 И, Если на выходе элемента 23 И : образуется нулевое эначение сигнала что свидетельствует о. НЕДОСТИГНУТОЙ точности результатов,то с приходом очередного сигнала на синхронные вх ды синхррнных RS-триггеров второй цифровой автомат осуществляе переход из состояния 11 в состояние 00 а затем после перехода первого цифрового автомата в состояние 111 очерёдной сигнал, пришедший на синхронные входы синхронных RS триггеров обуславливает переходы первого и второго цифровых автоматов из СОСТОЯНИЙ 111 00 в состояния 010 01, соответствующие началу выполнения второго цикла, Работа устройства при выполнении второго и всех последующих циклов аналогично работе устройства при выполнении первого цикла:. на выходе элемента 23 И после выполнения, например, (k-3)-ro цикла-/образукгся единичное значение сигнала, что свидетельствует о достигнутой точности результатов, то это единичное значение-сигнала, поступая на управляющие входы элементов Игрупп и 16у,. элементов И, на первые управляющие входы регистров начальных условий по производным и по функции, вторые управляющие входы регистров 1 -1, производных .и функции, на единичный вход триггера 19 , на управ.ляющий вход регистра 14 предпредьщущего значения функции, первый управляющий вход регистра .15 предыдущего значения функции, На второй управляю щий вход накопителя 12 значения функции отрицательного аргумента, на первый установочный вход пересчетной 21 схемы, на вход элемента 66 ИЛИ блока 22 управления по его второму входу, а также на управляющие входы эле1иёнтов И групп , .. . , 37, - 37%, 37 - 37х, и 31 - 37у эЛ ементов И, на первые .управляющие входы регистров 25j-25, ..., 25, -255, 25xj и . начальных условий по производным и по функции, вторые управляющие входы регистров 24.-24, ..., , 24f - 24(i, и 24 производных и функции, на единичные входы триггеров 40 контроля, на управляющие входы регистров 35 предпредыдущего значения функции, первые управляющие входы регистров 36 предыдущего значения функции, на второй управляющий вход накопителей 33 значений функций отрицательного аргумента генераторов . -3„ переменных коэффициентов .и генератора правой части, соответственно обеспечивает: съем результата работы устройства на первом этапе, т.е. числовых значений (22) в точке J+1 (при и . ), которые соответственно представляют собой числовые значения функции Yf и производных функции уу , ..., в точке HHTiepBaла, и числового значения аргумента х ° ® точке интервала соответственно с выходов накопителей 11, -Ни значений производных и функции положительного аргумента и со второго выхода блока 7 задания интервала аргумента j 7-4 прием указанных числовых значе- НИИ функции Y и производных ,, . . ; уСии) из регистры 2 , начальных . условий по производным и по функции и -на регистры 1 -1 производных и функции соответственно по первым и вторым инфОЕФлационным входам этих регистровс выходов элементов И групп у, элементов И; . установку триггера 19 контроля в единичное состояние. Единичное состояние триггера обеспечивает передачу содержимого регистра 14 предпредыдущего значения функции на третий информационный вход схемы 13 сравг нения через элементы И группы 20 элементов И, открытых единичные значением сигнала этого триггера. Эти обуславливается сравнение, выполняемое схемой 13 сравнения, содержимого регистра 14 йредпредащуцего значения функций 6 содержилалм накопителя 12 значения функции отрицательного аргумента; . . прием числового значения YO фУнкцин на регистр 14 предпредадущего значения функции , а числового значения функции X, на регистр 15 предыдущего, значения функции соответственно с выхода регистра 15 предьвду-щего значения функции и с выхода элементов И группы 16 элементов И;, прием числового значения функции Y на накопитель 12 значенияфункции отрицательного аргумента с выходов элементов И грудпы 16-f элементов И; . установку пересчет1)й 21 схегид в исходное состояние; установку синхронных 62 -62 и RS-триггерой соответственно в состояния 001 и 00, а пересчетных 69 , 69, 69 схем в исходное состо ние.; . прием числовых значений (26) в точке J+1,- при и которые соответственно представляют чис ловые значения функций и производных функций 1 . Ч . ч в точке интервала, соответствен но на регистры 25 -25, .. . , 25 -25 25 -25о и ) начальных условий по производным и по функции и на регистры 24/1-24б, ...,., 24 - . и производных и функции с выходов элементов И групп 37,,-37б1, , ..,37-)-375, , и элементов Ив указанных генераторах j установку триггеров 40 контроля указанных генераторов в единичное состояние. Единичные состояния этих триггеров обеспечивают передачу содержимого регистров 35 предпредыдущих значений функции на третьи информационные входы соответствующих схем 34 сравнения через соответ ствующие элементы И групп 41,2 элементов И, открытых единичными эна|чениями сигналов этих триггеров. Этим обуславливается сравнение, выполняемое схемами 34 сравнения . содержимого соответствующих регистров 35 предпредыдущих значений функ ций с содержимкпч накопителей 33 зна чений функции отрицательного аргумента-, . прием числовых значений Ь(у, . . . . ,. Ь,р , Ьщо и fj, соответстврнно на регистры 35 предпредыдущих значений функций с выходов регистров 3 предыдущих значений функций, а числовых значений Ци-), и f на регистры 36 предыдущих значений функций с выходов элементов И групп 37 элементов И в указа ных генераторах} прием числовых значений b(ni4), , , Ь, , Ь(л и f на соответствующие накопители :§3 значения функций отри цательного аргумента с выходов соо .ветствующйх элементов И групп 37, элементов И. : Таким образом, устройство, выдс; результат своей работы на первом этапе, оказывается.подготовленным к работе на втором этапе. Работа устройства наВтором и ,нсех последующих этапах аналогична работе устройства на первом этапе за исключением того, что, поскольку триггер 19 контроля находится в единичном состоянии, то в схеме 13 сравнения будут сравниваться вычисляемое числовое значение частичной . суммы Y(.,,) g (поступает на первый информационный вход схемы 13 сравнения с выхода накопителя 12 значения функции отрицательного аргумента), которое представляет числовое значение решения Y , с известным числовым значением решения Y .ч, (поступает на третий информационный вход схемы 13 сравнения с выхода регистра 14 предпредыдуцего значения функциичерез элементы И группы 20 элементов И). Если указанные числовые значения находятся в соотношении Y(.j.,|; , или Yy,.,,e Y.j. , то на выходе схемы 13 сравнения соответственно вырабатывается нулевое или.единичное .значение сигналов. В генераторах 3 -Зу, переменных коэффициентов и ген1ераторе Зуц. правой части аналогично, поскольку триггеры 40 контроля находятся в единичных состояниях, то в схемах 34 сравнения будут сравниваться вычисляемые числовые значения частичных: Ч (М Ьскм)е сумм Ц„.4),-)е , и f(.i)e (поступают на первые информационные входы схем 34 сравнения с выходов соответствующих накопителей 33 значений функций отрицательного аргумента), которые представляют числовые значения решений b(n-i),(j--t). b,(JH) вестными числрвыг.ш знaчeнпя и решений Ь(„.),(.) b,( -: vЧ J Й iпоступают на третьи информационные входы схем 34 сравнения с выходов соответствующих регистров 35 предпредыдуадих значений функций через элементы И групп 41/2. элементов И). Если указанные числовые значения находятся в соотношении 1и-4),(Й.Р Ь(,.)м-1) , Ч(}-1) о, (i.fte () VJ-7/,.. Ь,,. ,g Ъ(и.,),(м) , .... bi,j-.jy ; 4o-iv охйхр Ьод,-1) и fy.i,p -f,-., ,, то на выходах соответствующих схем 34 сравнения соответственно выраба- тываются нулевые или единичные начения сигналов. . Если на како1 -либо этапе после ;выполнения k-rq, т.е. последнего из {ВОЗМОЖНЫХ, цикла на В1:аходеэлемента ;23 И. образуется нулевое значение iсигнала, что свидетельствует о недостигнутой точности результата и о невозможности ее достичь при данной величине шага h, то устройство автоматически переходит к повторной рабо те на данном этапе с шагом . При

этом количество последующих точек интервала увеличивается в два раза.

.Указанный переход осуществляется единичным значением сигнала, которое формируется на выходе пересчетной 21 схемы после прихода на ее вход k сигналов, соответствующих выполненны k циклам. Это единичное значение сигнала, поступая на третьи у равЛяющие входы регистров 1. -1 производных и функции, на вторые управляющие входы накопителей значений производных и функций положительного аргумента,-на третий управляющий вход накопителя 12 значений функции отрицательного аргумента, на первый управляющий вход блока 7 задания аргумента, на второй управляющий вход регистра 8 приращения аргумента, на первый нулевой вход триггера 19 контроля, на третий вход блока 22управления, а затем на соответствующий вход элемента 66 1-ШИ а также на третьи управляющие входы регистров ), ... , 24jg , и производных функции,- на вторые управляющие входы накопителей ..., , 32 - 32 и 32 - 32 значений производных и функции положительного аргумента, на третьи управляющие входы накопителей 33 значений функ-. ций отрицательного аргумента, на вторые управляющие входы регистров , 29 приреацения аргумента, на первые нулевые входы триггеров 40 контроля генераторов переменных коэффициентов и генератора 3„ правой части, соответственно обеспечивает например, при работе на первом этапе

прием числовых значений функции

, H-f

и производны;;: Уб , Y0, ., ., Y

на регистры производных и функции и на накопи-тели 11ц-11 значений производных и функции положительного, аргумента соответственно с выходов регистров начальных условий по про;рвводным и по функции}

прием числового значения функции YO на накопитель 12 значения функции отрицательного аргумента с выхода регистра 2 начальных условий по функции-,

восстановление числового значе1ния аргумента Xj,, т.е. получение ре гультата и формирование

числового значения шага - Указанное восстановление числового значения аргумента производится % посредством подачи обратного кода числового значения шага h на вход сумматора 54 с выхода регистра 53 приращения .аргумента (на втором входе присутствует числовое значение аргумента ;Xf , поступающее с выхода регистра 55: .значения аргумента в начале интервала) и приема полученной сумNEi, т.е. числового значения аргумента х на регистр 55 значения аргу мента в начале интервала с выхода того же сумматора под воздействием указанного значения сигнала. Формиhрование числового значения шага

производится путем сдви.га на один разряд вправо числового значения шага h в регистре 53 приращения аргумента под воздействием указанного значения сигнала-,

сдвиг содержимого регистра 8 приращения аргумента на один разряд вправо, т.е. получение числового

значения шага - ;

установку триггера 19 контроля ,в нулевое состояние; .

установку синхронных и RS-триггеров в состояние ;001 и 00, а пересчетных 69 , 69,,,, 69j схем в исходное состояние; ; . прием числовых значений функций и производных (6-1)

,0 №-1,0 Ци-О на регистры 24 -24, . .. , 24 -24, ;24 -24 и 24 -24v производных и -функции и на накопители 32 -32, . .. , 32(-32g, и значений производных и функции положительного аргумента соответственно с выходов регистров 25 -25, . .. , 25 -255 / и ,,; начальных условий по производньм и по функциям указанных генераторов;

прием числовых значений Ь/,,) , . . . , , ЬОР и fp на накопители 33 значений функций отрицательного аргумента соответственно с выходов генераторов 25 начальных условий по функциям указанных генераторов;

сдвиг содержимого регйсторов 29 приращения аргумента указанных генераторов на один разряд вправо, т.е.

получение числового значения шага . у;

установку триггеров 40 контроля указанных генераторов в нулевое состояние ;установку пёресчетной 21 схемл (внутри ётой схемы) в исходное сос тряние..

I Таким образом, устройство оказывается в состоянии, cooтвeтcтвyющe

началу его работы на foM же этапе, но с меньшим в два раза шагом.

После получения результата в последней точке интервала (2), при состояниях 001 и 00 соответственно синхронных 62, -62 и 624,7625 RS-триггеров, на нулевой вход асинхронного 63 RS-триггера блока 22 управления поступает единичное зна:чение сигнала с выхода схемы 56 сравнения блока 7 задания интервала аргумента через второй выход и четвертый вход блока 22 управления. В результате, асинхронный бЗу RS-триггер установится в нулевое состояние и нулевым значением сигнала со своего единичного выхода закроет элемент , что приводит к останову устройства.

Работа устройства при решении не однородного линейного дифференциального уравнения типа (10) при тех

же условиях аналогична рассмотренной :работе. При этом цикл работы бло,ков вычисления числовых значений производных произведения переменных будет состоять из одного подцикла.

Использование новых узлов, блоков и новых связей в устройстве выгодно отличает его от прототипа, так как при сохранении высокого быстродействия и высокой точнбсти решения устройство позволяет решать Неоднородные линейные и нелинейные дифференциальные уравнения с переменными коэффициентами и этим расширяет клас решаемых дифференциальных уравнений. За счет этого улучшаются качественные характеристики устройства, что расширяет область его применения, особенно при решении неоднородных линейных и нелинейных дифференциальных уравнений с переменными коэффициентами в реальном времени.

1

6В (