Логическое запоминающее устройство Советский патент 1983 года по МПК G11C15/00 

эаема, третий вход каждого формирователя сигналов переноса, кроме первого, подключен к выходу формирователя сигналов переноса предыдущего разряда, третий вход каждого формирователя сигналов заема, кроме последнего, соединен с выходом формирователя сигналов заема последующего разряда, четвертые входы формирователей сигналов заема и сигналов переноса подключены к третьему входу шестого элемента И и являются пятым управляющим входом ,устройства, пятые входы формирователей сигналов пэреноса и формирователей сигналов заема соединены с первым входом шестого элемента И.

2. Устройство по п. 1, отличающееся тем, что каждый

формирователь сигналов заема содержит элементы И с седьмого по десятый и элемент ИЛИ, выход которого подключен к первому входу седьмого элемента И, а входы - к выходам восьмого, девятого и десятого элементов соответственно, причем первые входы девятого и десятого элементов И, первый вход восьмого и второй вход девятого элементов И и вторые входы восьмого и десятого элементов И соответственно объединены и являются первым, вторым и третьим входами формирователя, четвертым и пятым входами и выходом которого являются соответственно второй и третий входы и выход седьмого элемента И.

1. ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители, адресные входы которых подключены к выходам дешифратора адреса, входы которого соединены с выходами регистра адреса, регистры числа, группы элементов И, формирователи сигналов переноса, первую группу элементов ИЛИ и элементы И, причем информационные входы накопителей подключены к выходам элементов И первой группы, первые входы одних из кСторых соединены с прямыми выходами первого регистра числа, инверсные выходы которого подклйчены к первым входам других элементов И первой группы, инверсные выходы накопителей соединены с первыми входами одних из элементов И второй , выходы которых подключены к входам- установ- , ки в единицу первого регистра числа, входы установки в ноль которого соединены с выходами других элементов И второй группы,-первые входы которых подключены к прямым выходам накопителей и первым входам формирователей сигналов переноса, бторые входы которых соединены с прямыми выходами второго регистра числа, вторые входы элементов И второй группы подключены к выходам элементов ИЛИ первой группы, входы из которых соединены с выходами первого, второго и третьего элементов И, а входы другого элемента ИЛН первой группы - с выходами четвертого, пятого и шестого элементов И, первые входы первого и второго элементов И объединены и являются первым управляющим входом устройства, вторым управляющим входом которого является первый вход третьего элемента И, первые входы четвертого и пятого элементов И объединены и являются третьим управляющим входом устройства, четвертым управляющим входом и входом раз1 ешения записи которого являются соответственно первый вход элемента И и вторые входы элементов (Л И первой группы, вторые входы первого и четвертого элементов И подключены к прямому выходу второго регистра числа, и«версный выход которого -соединен со вторыми входа|Ми второго, третьего, пятого и шестого элементов И, о т ли ч аю щ е е с я тем, что, с целью повьшения быстродействия устройства, к в него введены формирователи сиг4 СО налов эаема, вторая группа элементов ИЛИ и элементы ИЛИ-НЕ, причем первый и второй входы формироваоо телей сигналов заема подключены соответственно к инверсным выходам 00 накопителей и к прямым выходам второго регистра числа, выходы элементов ИЛИ второй группы и элементов ИЛИ-ИЕ соединены соответственно с третьими входгики второго и пятого элементов И и с третьими входами пер вого и четвертого элементов И, первые входы элементов ИЛИ второй группы и элементов ИЛИ-НЕ подключены к третьим входам формирователей сигналов переноса, вторые входы элементов ИЛИ второй группы и элементов ИЛИ-ИЕ соединены с третьими входами формирователей сигналов

. . 1

Изобретение относится к вычислительной TexHijKe, в частности к запоминающим устройствам.

Известно логическое запоминающее устройство, содержащее накопители, деишфраторы адреса, регистр адреса, первый и второй регистры слова, элементы ИЛИ и группы элементов И

Недостатком этого устройства является низкое быстродействие.

Наиболее близким техническим решением к изобретению является логическое запоминающее устройство, содержащее накоп-ители, дешифратор адреса, регистр адреса, первый ,и второй регистры числа, группы- элементов И и элемент ИЛИ, причем первые входы элементов И первой группы объединены и являются входом разрешения записи устройства, а выходы подключены к информационным входам накопителей, адресные входы которых соединены с выходами дешифратора адреса, входыкоторого подключены к выходам регистра адреса, вторые входы одних из элементов И первой группы соединены с прямыми выходами первого регистра числа, инверсные выходы накопителей соединены с первыми входами одних из элементов И второй группы, выходы которых подключены ко входам установки в единицу первого регистра числа, входы установки в ноль которого соединены, с выходами других элементов И второй группы, первые входы которых подключены к прямым выходам накопителей, вторые зходы элементов И второй группы соединены с выходами элементов ИЛИ, формирователь сигналов переноса, ,

и третью группу элементов И, первые входы которых попарно объединены и являются одним из управляющих входов устройства, другим управляющим входом которого является первый вхад формирователя сигналов переноса, второй вход которого подключен к прямом выходам накопителей а третий вход - к прямому выходу второго регистра числа и втЬрым входам первого и четвертого элементов И третьей группы, вторые входы второго, третьего, пятого и шестого элементов И третьей группы сое- динены с инверсным выходом второго регистра числа, первые, вторые и третьи входы элементов ИЛИ подключены соответственно к выходам элементов И третьей группы, четвертый вход формирователя сигналов переноса соединен с третьими входами второго и пятого элементов И третье группы и является прямым разрядным входом устройства, третьи входы первого и четвертого элементов И третьей группы объединены и являются инверсным разрядным входом устройства, прямым и инверсньм выходами .которого являются соответственно первый и второй выходы формирователя сигналов переноса, причем формирователь сигналов переноса содержит элементы И, элемент И-НЕ и элемент ИЛИ, выход которого соединен с первыми входами первого элемента И и элемента И-НЕ, входы элемента ИЛИ подключены к выходам второго, третьего и четвертого элементов И, вторые входы первого элемента И и элемента И-НЕ объединены и яв 1я:отся первым входом формирователя а выходы - соответственно пер вым и вторым выходами формирователя, первые входы третьего и четвертого элементов И объединены и являются вторым входом формирователя первый вход второго элемента И и вт рой вход третьего элемента И объединены и являются третьим входом формирователя, четвертым входом которого являются объединенные вторые входы второго ,и четвертого элементов И 2 . Недостаток известного устройства заключается в том, что для выпол нения операции Вычитание требуется вычитаемое преобразовать в допол нительный код, за счет чего снижается быстродействие устройства. Целью изобретения является повы шение быстродействия устройства. Поставленная цель достигается тем, что в логическое запоминающее устройство, содержащее накопители, адресные входы которых подключены к выходам дешифратора адреса, входы которого соединены с выходами регистра адреса, регистры числа, группы элементов И, формирователи сигналов переноса, первую группу элементов ИЛИ и элементы И, причем информационные входы накопителей подключены к выходам элементов И первой группы, первые входы одних из которых соединены с прямыми выходами первог о регистра числа, инверсные выходы которого подключены к первым входам других элементовИ цервой группы, инверсные выходы накопителей соединены с первыми вхо дами одних из элементов И второй группы, выходы которых подключены ко входам установки в единицу первого регистра числа, входы установ ки в ноль которого соединены с выходами других элементов И второй группы, первые входы которых подключены к прямьзм выходам накопителей и первым входам формирователей сигналов переноса, втбрые входы которых соединены с прям1з1ми выхода ми второго регистра числа, вторые входы элементов И второй группы по ключены к выходам элементов ИЛИ первой группы, входы одного из кот рых соединены q выходами,первого, второго и третьего элементов И, а входы другого элемента ИЛИ первой группы - с выходами четвертого,пя того и шестого элементов И, первые входы первого и второго элементов И объединены и являются первым управляющим входом- устройства, вторы управляющим входом которого является первый вход третьего элемента И, первые входы четвертого и пятого элементов И объединены и являют ся третьим управляющим входом устройства , четвертым управляющим вхо дом и входом разрешения записи которого являются соответственно первый вход элемента И и вторые входы элементов И первой группы, вторые входы первого и четвертого элементов И подключены к прямому выходу второго регистра числа, инверсный выход которого соединен со вторыми шходами второго, третьего, пятого и шестого элементов И, введены фор;Мирователи сигналов заема, вторая группа элементов ИЛИ и элементы ИЛИ-НЕ, причем первый и второй входы формирователей сигналов заема подключены соответственно к инверсным выходам накопителей и к прямым выходам.второго регистра числа, выходы элементов ИЛИ второй группы и элементов ИЛИ-НБ соединены соответственно с третьими входами второго и пятого элементов И и с третьими входами первого и четвертого элементов И, первые входы элементов ИЛИ второй группы и элементов ИЛИ-НЕ подключены к третьим входам формирователей сигналов переноса, вторые входы элементов ИЛИ второй группы и элементов ИЛИ-НЕ соединены с третьими входами формирователей сигналов заема, третий вход каждого формирователя сигналов переноса, кроме первого, подключен к выходу формирователя сигналов переноса предыдущего разряда, третий вход каждого формирователя сигналов заема, кроме последнего, соединен с выходом формирователя сигналов заема последующего разряда, четвертые входы формирователей сигналов заема и сигналов переноса подключены к третьему входу шестого элемента И и являются пятым управляющим входом устройства, пятые входы формирователей сигналов переноса и формирователей сигналов заема соединены с первым входом шестого элемента И. Кроме того, каждый фррмирователь сигналов заема содержит элементы И с седьмого по десятый и эл&леит ИЛИ, выход которого подключен к первому входу седьмого элемента И, а входы - к выходам восьмого, девятого и десятого элементов И соответственно, причем первые входы девятого и десятого элементов И, первый вход восьмого и второй вход девятого элементов И и вторые входы восьмого и десятого элементов И соответственно объединены и являются первьм, вторым и третьим входами формирователя, четвертым и пятьм входами.и выходом которого являются соответственно второй и третий входы и выход седьмого элемента И. На чертеже изображена функциональная схема разрядного сечения предложенного устройства. Устройство содержит накопители с прямыми .2 и инверсными 3 выходами, дешифратор 4 адреса, регистр 5 адреса, первую группу элементов И б и 7, первый регистр 8 числа со счетным 9 и установочным 10 входам вторую группу элементов И 11 и 112 второй регистр 12 числа, первую группу элементов ИЛИ 13 и 132, п® вый - шестой элементы И 14-19, формирователи 20 сигналов переноса с выходом 21 в каждом разряде, форми рователи 22 сигналов, эаема с выходом 23 в каждом разряде, вторую группу элементов ИЛИ 24, элементы ИЛИ-НЕ 25. Формирователь сигналов заема содержит седьмой 26, восьмой 27, девятый 28 и десятый 29 элемен ты И и элемент ИЛИ 30. Формирователь сигналов переноса содержит элементы И 31-34 и элемент ИЛИ 35. На чертеже обозначены вход 36 разрешения записи, первый - пятый упр ляющие входы 37-41 устройства, вход 42 сигналов переноса из- предыдущего разряда, вход 43 сигналов заема из последующего разряда. Устройство работает следующим образом., Работу устройства поясним на при мере реализации арифметической операции вычитания из двоичной переменной У, записанной в выбранной ячейке накопителей.1, двоичной Переменной X, записанной в регистре 12. Результат операции записывается на место переменной У. Для этого в течение тактового сигнала необходимо на входе 38 и входе 36 установить нулевые значения сигналов, а на входах 37, 39, 40 и 41 - единичные значения сигналов. После окончания переходных про цессов е цепях формирования сигналов заема от 3| до 3J4.4. (где nJ-1 разрядность логического запоминающего устройства и 16 j п), длитель ность которых меньше длительности TaiKTOBorp сигнала, на входе 43 формируется сигнал ИЛИ-НЕ 25 соответст венно функции 3.; и 3jf . Сигнал на входе 42 не возбуждается, так ка этому препятствует единичное значение сигнала на инверсном входе элемента И 31 предыдущего разряда. Нулевое значение сигнала на входе 38 и единичное значение сигнала на, вхо де 41 обеспечивает нулевое значение сигналов на элементах И 16 и 19, в то В15емя как единичные значения си налов на входых 37, 39 и 40 формиру ют на выходах элементов И 14, 15, 1 и 18 соответственно функции . xjA3j4 , х А 3 ; xjA3j4-V и х л 3 , . На выходах элементов ИЛИ 134 и 132 формируются одинаковые функции (xj л 5jt )N;(XJ л 3 J4, ) x;®3j которые после прохождения через элe менты И 11 и 112 поступают на входы регистра 8 соответственно в виде (х|® Зj. ) и yj А (х; ® 3,4, ), что и обеспечивает запись в регистр 8 требуемую функцию (у-х). По окончании тактового сигнала в паузе на вход 36 подается единичное значение сигнала, а на входы 37, 38, 39, 40 и 41 - нулевые. Это позволяет переписать содержимое регистра 8 в, выбранную ячейку накопителей т.е. на место переменной у, до начала следующего тактового сигнала, что обеспечивает выполнение операции за одно обращение к накопителям 1. Анализ работы устройства можно провести, представляя его как элементарный автомат, функция переходов которого с учетом управляющих сигналов имеет вид qj() qj(t) (ГЦ., .VЗj,,)v. r xjCn j.,V3j Ov (t)x , X-, (nj.,v3j + ) Vr FjCHj v 3j + , )V. vr,5q, где () - состояние элемента памяти в момент времени t+l , q:(t) - состояние элемента памяти в момент времег ни t, xj - j-тый разряд ДВОИЧНОЙ переменной, записанной в регистре 12/ (, 12 ,г-, JJ и Г5 - управляющие сигнал на входах 36,. 37, 38, 39 и 40, .ni.,jV. Х}.(а;н Ч иП;-г - значения переноса при сложении в (J- 1)-м разряде,4i f4«5 H H5 i i 4 v }j,3j44 значение заема при вычитании в (j+1)-M разряде; Таким образом, предложенное устойство реализует всевозможные огические операции и арифметичесие операции сложения и вычитания ежду переменной X, записанной в егистре 12, и переменной у, заисанной в выбранной ячейке накоителей 1, за одно обращение к наопителям 1. При этом операция выитания выполняется без прейваительного преобразования вычитае- , ого в дополнительный код, за счет чего овышается быстродействие устройства. Технико-экономическое преимущесто предложенного устройства заклюается в его более высоком быстроействии по сравнению с известные.