Устройство для автоматического контроля больших интегральных схем Советский патент 1983 года по МПК G01R31/303 G06F11/14 

дом второго триггера, первый выход которого соединен с входом второго коммутатора и через пятый коммутатор с четвертым выходом устройства, второй выход второго триггера через четвертый элемент И соединен с входом первого коммутатора, второй выход первого триггера соединен с входами второго коммутатора и третьего элемента,И, третий выход блока коммутации соединен с входом третьего регистра, четвертый выход блока коммутации соединен с входами третьего коммутатора и второго элемента И.

УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ, содержащее первый регистр, вход которого соединен с первым входом устройства, соединенным- с первым входом первого счетчика, первый выход которого соединен с входом схемы сравнения и через первый коммутатор с входом второго регистра, выход которого через второй коммутатор соединен с вторым входом первого счетчика, третий вход которого соединен через второй счетчик с выходами третьего коммутатора и первого элемента И, входы которого соединены с выходами генератора и схемы сравнения,, вход которой соединен с выходом первого регистра, первый выход и второй вход устройства соединены соответственно с выходом генератора и первым входом блока сравнения, вто рой вход и первый выход которого соединены соответственно с выходом третьего .регистра и вторым выходом устройства, третий выход которого соединен с выходом схемы сравнения, третий вход устройства соединен с первым входом первой памяти, первый триггер, первый выход которого соединен с первым входом третьего комт мутатора, а второй выход через второй элемент И - с входом третьего счетчика, выход и вход которого соединены соответственно с первым входом второго триггера и выходом третьего элемента. И, отличающееся тем, что, с целью повышения коэффициента использования оборудования, в него введены четвертый счетчик, три памяти, два коммутатора, четыре узла элементов И, дешифратор, четыре регистра, блок коммутации, элемент И, элемент задержки, причем третий вход устройства соединен с первыми входами вто§ рой, третьей и четвертой памятей, второй выход первого счетчика сое(Л CZ динен с первыми входами с четвертого по седьмой регистров, выходы памятей соединены с первыми входами соответствующих узлов элементов И, выходы которых соединены с входами блока коммутации, первый выход четвертого счетчика через дешифрас э тор соединен с вторыми входами с четвертого по седьмой регистров, 00 ел соответствующих памятей и вторыми входами соответствующих узлов элементов И, выходы генератора, второго счетчика и четвертый вход устройства через четвертый коммутатор соединены с первым входом пятого коммутатора и через четвертый счетчик - с входом пятого коммутатора, первый выход блока коммутации соединен с третьим входом блока сравнения, второй выход блока коммутации соединен с входами третьего коммутатора, первого триггера, третьего и четвертого элементов И и через элемент задержки с вторым вхо

Изобретение относится к автомати ке и вычислительной технике и может быть использовано при контроле боль ших интегральных схем. Известно устройство для проведения матричных испытаний микроэлектрон иых схем, содержащее блок коммутации блок переброса реализаций, датчик случайных чисел, блок управления, генератор импульсов, блок моделирования, блок контроля, анализатор реализации, блоки совпадения, накопители, блок формирования сечений области работоспособности, два вычислительных блока, блок установки номинальных значений параметров, блок определения коэффициентов влияния, блоки сравнения, элемент И, счетчик годных.оеализаций, компаратор, блок памяти, ключ, блок уставок, блок выбора максимума допустимых реализаций, блок разности 1 . Недостатком известного устройства является низкий коэффициент его использования из-за относительно низкого быстродействия блока памяти. Наиболее близким техническим решением к предлагаемому является устройство для автоматического контроля больших интегральных схем, содержащее первый регистр, вход которого соединен с первым входом устройства, соединенным с первым входом первого счетчика, первый выход которого соединен с входом схемы сравнения и через первый коммутатор с входом второго регистра, выход которого через второй коммутатор соединен с вторым входом первого счетчика, третий вход которого соединен через второй счетчик с выходами третьего коммутатора и первого элемента И, входы которого соединены с выходами генератора и схемы сравнения, вход которой соединен с выходом первого регистра, первый выход и второй вход устройства:соединены соответственно с быходом генератора и первым входом блока сравнения, второй вход и первый выход которого соединены соответственно с выходом третьего регистра и вторым выходом устройства, третий выход которого соединен с выходом схемы сравнения, третий вход устройства соединен с первым входом первой памяти, первый триггер, первый выход которого соединен с первым входом третьего коммутатора, а второй выход через второй элемент И - с входом третьего счетчика, выход и вход которого соединены соответственно с первым входом второго триггера и выходом третьего элемента И t - 3Недостатком этого устройства является низкий коэффициент его использования, обусловленный ограниченным частотным диапазоном работы блока памяти из-за задержки выходной информации с элементов памяти от момента подачи адресов на их адресные входы. Цель изобретения - повышение коэффициента использования оборудования. Поставленная цель достигается тем что в устройство для автоматического контроля БИС, содержащее первый регистр, вход которого сое- . динен с первым входом устройства, соединенным с первым входом первого счетчика, первый выход которого соединен с входом схемы сравнения и чераз первый коммутатор с входом второго регистра, выход которого через второй коммутатор соединен с вторым входом первого счетчика, третий вход которого соединен через второй счетчик с выходами третьего коммутатора и первого элемента И, входы которого соединены с выходами генератора и схемы сравнения, вход которой соединен с выходом первого регистра, первый выход и второй вход устройства соединены соответственно с выходом генератора и первым входом блока сравнения, второй вход и первый выхо которого соединены соответственно .с выходом третьего регистра и вторым выходом устройства, трё-тгий выход которого соединен с выходом схемы срав нения, третий вход устройства соединен с первым входом первой памяти, первый триггер, первый выход которого соединён с первым входом третьегб коммутатора, а второй выход через второй элемент И - с входом третьего счётчика, выход и вход которого соединены соответственно с первым входом второго триггера и выходом третьего элемента И, введены четвертый счетчик, три памяти, два коммутатора, четыре узла элементов И, дешифратор, четыре регистра, блок коммутации, элемент И, элемент задержки, причем третий вход устройства соединен- с первыми входами второй, третьей и четвертой памятей, второй выход первого счетчика соединен с первыми входами с четвёртого п седьмой регистров, выходы памятей соединены с первыми входами соответствующих узлов элементов И, выходы которых соединены с входами блока коммутации, первый выход четвертого счетчика через дешифратор соединен с вторыми входами с четвертого по седь мой регистров, соответствующих памятёй и вторыми входами соответствующих узлов элементов И, выходы генера тора, второго счетчика и четвертый вход устройства через четвертый коммутатор соединены с переым входом пятого коммутатора и через четвертый счетчик - с вторым входом пятого коммутатора, первый выход блока коммутации соединен с третьим входом блока сравнения, второй выход блока коммутации соединен с входами третье го коммутатора, первого триггера, третьего и четвертого элементов И и через элемент задержки с вторым входом второго триггера, первый выход которого соединен с входом второго коммутатора и через пятый коммутатор с четвертым выходом устройства, второй выход второго триггера через четвертый элемент И соединен с входом первого коммутатора, второй выход первого триггера соединен с входами второго коммутатора и третьего элемента И, третий выход блока коммутации соединен с входом третьего регистра, четвертый выход блока коммутации соединен с входами третьего коммутатора и второго элемента И, На чертеже представлена функциональная схема предлагаемого устройства. Устройство.содержит регистры 1-7, счетчики 8-П, схему 12 сравнения, коммутаторы , элементы И 18-21, генератор .22, блок 23 сравнения, памяти 24-27, триггеры 28 и 29, элемент 30 задержки, блок 31 коммутации, четыре узла 32-25 элементов И и дешифратор Зб. Входы и.выходы устройства подключаются к объектам управления и контроля. Регистр 1 предназначен для определения адреса конца испытаний, регистр 2 для восстановления начального адреса повторяющегося цикла испытаний, регистр 3 служит буферной памятью для выравнивания задержек выходной тестовой комбинации, регистры 4-7 предназначены для хранения текущих адресов соответствующих памятей; Счетчик 8 предназначен для управления через регистры адресами соответствующих памятей 2t-27, счетчик 9 для определения числа повторяющихся тестовых комбинаций, счетчик 10 для подсчета, числа прошедших циклов испытаний, счетчик 11 для формирования кода управления дешифратором 36. Схема 12 сравнения служит для сравнения конечного адреса, записанного в регистре 1, с текущим значением адреса в счетчике 8. Коммутатор 13 предназначен для пропускания адреса начала цикла в регистр 2, коммутатор Н для переписи этого же адреса в счетчик 8, коммутатор 15 для пропускания сигнала (признака цикла) с триггера 28 в счетчик 9 коммутатор 16 для пропускания сигналов на счетчик 11«(при записи информации сигналов разрешения из объекта управления, а при счи ывании тактовых импульсов от генератора 22). Коммутатор 17 служит для пропускания импульсов с выхода и входа счетчика П на счетчик 8 в зависимости от вида тестовых комбинаций (повторяющихся или неповторяющихся) Элемент И 18 служит для разрешения прохождения тактовых импульсов с генератора 22 на счетчик 9, элементы И 19 и 20 для разрешения прохождения сигналов в счетчик 10 (информации об общем количестве циклов и конце цикла соответственно), элемент И 21 для управления коммутатором 13.

Генератор 22 служит для формирования тактовых импульсов с частотой испытаний. Блок 23 сравнения служит для сравнения выходной (реально получаемой) информации объекта контроля с ожидаемой (на определенных уровнях разбраковки).. Блоки памяти служат для хранения ис;содных данных - тестовых комбинаций, используемых при проверке объекта контроля.

Триггер 28 предназначен для запоминания информации о начале цикла и формировании сигнала разрешения переписи информации из регистра 2 в счетчик 8, триггер.29 для управления коммутаторами Н, 17 и элементом И 21. Элемент 30 задержки служит для формирования длительности импульса управления коммутатором 13 посредством элемента И 21 и триггера 29 .

Блок 31 коммутации предназначен для поочередного пропускания информации, поступаюи ей из памятей через соответствующие узлы элементов И 32-35. Дешифратор Зб служит для формирования сдвинутых по фазе импульсов управления регистрами 4-7, памятями 2t-27 и узлами 32-35 элементов И.

Устройство работает следующим образом.

В счетчик 8 из объекта управления заносится начальный адрес тестовых комбинаций, записанных в памятях , а в регистр 1 - последний (конечный) адрес тестовых комбинаций для данного типа объекта контроля. При этом импульсы, разрешающие запись информации из объекта управления в памти , стробируемые тактовой частотой генератора 22 через коммутатор 16, поступают на счетчик 11, откуда через коммутатор 17 поступают в счетчик снова в объект управления, сигнализируя о необходимости смены записываемой информации.

Таким образом, в памяти записывается информация повторяющихся кодовых комбинаций (тестовых последовательностей), причем запись одинаковой информации производится в ячейки памятей с одинаковыми адресами посредством импульсов дешифратора Зб. При записи неповторяющейся информации импульсы на счетчик 8

JО также идут через счетчик 11 и коммутатор 17. При этом импульс разрешения смены информации идет в счетчик 8 через коммутатор 17, минуя счетчик 11. Таким образом, при записи непо j вторяющейся информации в ячейках памятей с одинаковыми адресами записывается разная информация, т.е. обеспечивается равномерное распределение неповторяющейся информации между па2Q мятями посредством импульсов дешифратора 36.

По окончании процесса записи информации, при испытании объекта контроля, выходная тестовая комбинация

5 каждого контролируемого теста поступает из памятей через соот ветствующие узлы 32-35 элементов И на входы блока 31 коммутации, с выходов которого эта информация поступает на вход регистра 3 и входы объекта контроля. При считывании повторяющейся информации импульсы с генератора 22 идут на счетчик 8 через ком мутаторы 16 и 17, минуя счетчик 11. Управление коммутатором 17 осуществляется посредством триггера 29. Выбор информации осуществляется из той памяти, которая в данном такте определена счетчиком 11 и соответствующим выходом дешифратора Зб. При считывании неповторяющейся информации импульсы со счетчика 11 поступают через коммутатор 17 на счетчик 8, посредством которого осуществляется считывание разной информации из ячеек памятей, имеющих одинаковый адрес.

Процесс считывания информации из ячеек памятей 2А-27 с помощью счетчика 11.происходит следующим 0 образом.

При смене адреса в памяти 25 считывание информации осуществляется импульсом, поступающим с четвертого выхода дешифратора Зб, Этот 5 же импульс поступает на вход узла 32 элементов И, на другой вход которого подается информация с выхода памяти 25. При этом считывание информации происходит со сдвигом на 3 такта от момента подачи адреса. И формация следующего такта поступает с выхода памяти 26 (при смене его адреса) на вход узла 33 элементов И причем считывание информации осуществляется импульсом, поступающим с первого выхода дешифратора 36 и т.д. Информация с памяти 2 считы вается импульсом с третьего выхода дешифратора 36. Таким образом, задержки выходной информации из памятей от момента подачи адресны сигналов компенсируются сдвигом момента считывания информации на 3 та та. В каждой ячейке памятей 24-27 выделен ряд разрядов, в которых записывается число циклов, в течение которых на объект контроля должна подаваться данная тестовая комбинация входных воздействий и один разряд, в который записывается признак Циклов для повторения группы тестов При. считывании из ячеек памятей через узлы 32-35 элементов И и блок 31 коммутации на входы объекта контроля подаются входные воздействия, а число циклов, в течение ко торых данные воздействия должны подаваться на объект контроля, перепи сывается в обратном коде в счетчик через коммутатор 15, управл емый триггером 28. В этом случае, если в разрядах памятей 2k-21, управляющих через узлы 32-35 элементов И и блок 31 коммутации триггером 28, записан, О, то последний также находится в состоянии О. При этом оммутатор 15 открывается для записи числа повторений тестовых комбинаций в счетчик 9. Импульсы генератора 22 через элемент И 18 поступают на вход счетчика 9, при заполнении которого значение счетчика 8 наращивается на Ч, и памяти запрашиваются по следующему адресу. Если в разрядах памятей появляется первая 1 ( начало цикла ), то в триггер 28 записывается 1. Информация, записанная в разрядах числа повторений памятей 24-27, переписывается в счетчик 16 через соответствующие узлы 3235 элементов И, блок 31 коммутации и элемент И 20, Одновременно си|- нал 1, проходя через элемент И 21 и коммутатор 13, заносит информацию начального адреса в регистр 2. Этот 58 же сигнал, пройдя через элемент 30 , сбросит триггер 29, который через элемент И 21 запрещает прохождение сигнала 1, тем самым формируя длительность импульса записи в регистр 2 адреса начала цикла, который поступил с выхода счетчика 8 через коммутатор 13. При этом коммутатор 14 закрыт. Далее в ячейках памятей 24-27 (в разрядах, управляющих триггером 29) записывается О, а контроль осуществляется описанным образом. При появлении в одной из следующих ячеек памятей 24-27 1 (в разрядах признака циклов) на вход триггера 28 поступает 1 и переводит его в состояние О. Коммутатор 14, управляемый триггерами 28 и 29. открывается, разрешая перепись информации из регистра 2 в счетчик 8. Следующий запрос в памяти 24-27 происходит по адресу счетчика 8, т.е. на объект контроля подается целая группа тестов из тех же ячеек памятей 24-27, что и в предыдущем цикле. При этом в счетчик 10 через открытый элемент И 20 добавляется 1. Повторение циклов работы памятей с одной и той же группой тестов будет до тех пор, пока не произойдет переполнение счетчика 10. Импульс переполнения счетчика.10 сбросит триггер 29 в исходное состояние. При появлении в разрядах памятей 2427 признака циклов закрывается коммутатор 14, разрешающий перепись информации из регистра 2 в счетчик 8. В последний добавляется 1 с выхода счетчика 9 устройство контроля выйдет из цикла до появления признака начала следующего цикла. При совпадении информации в регистре 1 и счетчике 8 -схема 12 сравнения закрывает элемент И 18, прекращая тем самым подачу импульсов генератора 22, и контроль объекта заканчивается. Таким образом, предлагаемое устройство обеспечивает запись многократно повторяющейся информации в памяти устройства, причем запись осуществляется по одним и тем же адресам ячеек памятей в пределах диапазона работы счетчика 11. Неповторяющаяся информация записывается однократно с равномерным распределением по всем памятям. В устройстве контроля обес- . печивается предварительная подготовка адресов памятей и последующее считывание информации с задержкой на три такта, что обеспечивает компенсацию

9-1,027735 0

задержек выходной информации памя- шении емкости памяти при циклически теи. В результате значительно повы- повторяющихся массивах информации, шается предельная частота работы Расширение частотного диапазона -устройства при сохранении емкости па- предлагаемого устройства дает возможмяти в случае использования неповто-s ность повысить коэффициент его исряющихся массивов информации и умень- пользования.