Устройство тестового контроля Советский патент 1984 года по МПК G06F11/26 

дов счетчика групп в тестовом наборе, подключенных к группе входов дешифратора группы, первый и второй входы счетчика групп в тестовом наборе соединены соответственно с выходом элемента И-ИЛИ и первым выходом распределителя импульсов, группа входов дешифратора команды соединена с группой выходов буферного регистра, первый, второй, третий выходы дешифратора команды соединены соответственно с первыми входами первого элемента И, второго элемента И и четвертого элемента И, вторы входы которых подключены к второму входу счетчика наборов и выходу третьего элемента И, первый и второ входы которого связаны соответственно с шестым выходом распределителя импульсов и с выходом второго блока сравнения и перёым входом пятого элемента И, второй вход которого подключен к пятому выходу распределителя импульсов, выход пятого элемента И соединен с первым управляющим входом регистра сбоев, второй управляющий вход которого связан с

первыми входами счетчика наборов, регистра блокировки и выходного регистра, группа информационных входов регистра сбоев подключена к группе выходов блока элемента И, группа входов которого связана с группой выходов регистра блокировки, второй управляющий вход и группа информационных входов которого соединены соответственно с выходом четвертого элемента И и группой выходов предварительного регистра теста, подключенных к группе информационных входов выходного регистра, второй управляющий вход которого соединен с выходом первого элемента И, выход второго элемента И связан с вторым уп-« равляющим входом первого коммутатора, группа выходов регистра сбоев соединена с второй группой входов элемента ИЛИ, первая и вторая группы выходов предварительного регистра теста подключены соответственно к группе выходов буферного регистра и второго коммутатора,управляющий вход предварительного регистра теста соединен с первым входом пульта оператора .

УСТРОЙСТВО ТЕСТОВОГО КОНТРОЛЯ, содержащее счетчик адреса, блок памяти, буферный регистр, выходной регистр теста, первый блок сравнения, первый коммутатор, элемент задержки, блок- формирования и эгициты, счетчик тестовых наборов, распределитель импульсов, генератор импульсов, пульт оператора, элемент ИЛИ, причем группа выходов счетчика адреса соединена с группой информационных входов блока памяти, управляющий вход которого связан с первым выходом распределителя импульсов, подключенным через элемент задержки к первому управляющему входу буферного регистра, втог рой выход распределителя импульсов соединен с первым входом счетчика адреса, второй вход которого связан с вторым управлякмцим входом буферного регистра и с первым входом блока формирования и защиты, второй вход которого подключен к третьему выходу распределителя импульсов, вход которого подключен к выходу генератора, первый вход пуска и второй вход останова которого связаны соответственно с первым выходом пульта оператора и выходом элемента ИЛИ, второй выход обнуления и третий выход запуска пульта оператора связаны соответственно с первым входом счетчика тестовых наборов и с первым управляющим входом первого коммутатора, группа информационных входов которого подключена к первой группе выходов блока формирования и защиты, первый и второй выходы первого коммутатора : соединены соответственно с первым и BTOfHJM входами первого блока сравнения, группа входов-выходов первого ком1иутатора подключена к объекту конт роля, первая группа входов элемента ИЛИ соединена с второй группой выходов блока формирования и защиты, группа входов которого связана с группой выходов выходного регистра, подключенной к группе входов первого блока сравнения, группа выходов блока памяти соединена с группой информационных входов буферного регистра, отличающеес я тем, что, ( с целью сокращения объема памяти уст(Л ройства и улучшения его помехоустойчивости, в устройство введены второй коммутатор, предварительный регистр теста, элемента И-ИЛИ, дешифратор группы, дешифратор команд, первый, К второй, третий, четвертый и пятый элементы И, счетчик групп в тестовом наборе, регистр длины набора, второй блок сравнения, регистр блокировки, блок элементов И, регистр сбоев, при- «J чем управляющий вход и группа инфорУ1 -мационных входов второго коммутатоЮ ра подключены соответственно к четвертому выходу распределителя импульсов и к группе выходов дешифратора Л группы, первый выход группы выходов которого соединен с первым входом дешифратора команд, второй вход которого связан с выходом элемента И-ИЛИ, первый, второй и третий входы которого соединены соответственно с вторым управлякхцим входом счетчика адреса, пятым входом распределителя импульсов и выходом второго блока сравнения, первая и вторая группы входов которого подключены соответственно к группе выходов регистра длины набора и группе выхо

Изобретение относится к цифровой технике и может быть использовано для контроля цифровых ячеек и блоковИзвестно устройство для контроля параметров, содержащее командный блок, блок коммутации, блок памяти, первый и второй блоки сравнения, про граммный блок, блок прогнозирования и блок индикации ij .

Недостатком устройства является невозможность формирования тестовых наборов переменной длины.

Наиболее близким по технической сущности к изобретению является устройство а естового контроля, которое состоит из блока памяти, выход которого соединен с входом блока записи, выход которого связан с входом регистра теста. Выходы регистра теста соединены с первыми входами блока сравнения и со входами каналов контроля, первые .выходы которых соединены через коммутатор входов-выходов со входами объекта контроля 2 .

Недостатками устройства являются невозможность формирования тестовых наборов переменной длины, что приводит к значительному увеличению объема памяти ОЗУ, а также невозможность блокировки опроса элементов сравнения по требуемым каналам в нужных тестовых наборах.

Поставленная цель достигается тем, что в устройство тестового контроля, содержащее счетчик адреса, блок памяти, буферный регистр, выходной регистр,теста, первый блок сравнения, первый коммутатор, элемент задержки, блок формирования.и защиты, счетчик тестовых наборов, распределитель импульсов, генератор импульсов, пульт

0 оператора, элемент ИЛИ, причем группа выходов счетчика адреса соединена с группой информационных входов блока памяти, управляющий вход которого связан с первым выходом распределите5 ля импульсов, подключенным через элемент задержки к первому управляющему входу буферного регистра, второй выход распределителя импульсов соединен с первым входом счетчика адреса, второй вход которого связан с вторым управляющим входом буферного регистра, с первым входом блока формирования и защиты, второй вход которого подключен к третьему выходу распределителя импульсов, вход которого подключен к выходу генератора, первый вход пуска и второй вход останова которого связаны соответственно с первым выходом пульта оператора и выходом элемента ИЛИ, второй вы ход обнуления и третий выход запуска пульта оператора связаны соответственно с первым входом счетчика тестовых наборов и с первым управляющим входом первого коммутатора, группа информационных входов которого подключена к первой группе выходов блока формирования и защиты, первый и второй выходы первого коммутатора соединены соответственно с первым в вторым входами первого блока сравнения, группа входов-выходов первого коммутатора подключена к объекту контроля, первая группа входов элемента ИЛИ соединена с второй группой выходов блока формирования и защиты, группа входов которого, связана с группой выходов выходного регистра, подключенной к группе входов первого блока сравнения, группа выходов блока памяти, соединена с группой информационных входов буферного регистра, введены второй коммутатор, предварительный регистр теста, элемент И-ИЛИ, дешифратор группы, дешифратор команд, первый, второй, третий, четвертый и пятый элементы И, счетчик групп в тестовом наборе, регистр длины на бора, -второй блок сравнения, регист блокировки, блок элементов И, регистр сбоев, причем управляющий вхо и группа информационных входов втор го коммутатора подключены соответст венно к четвертому выходу распределителя импульсов и к группе выходов дешифратора группы, первый выход группы выходов которого соединен с первым входом дешифратора команд, второй вход которого связан с выходом элемента И-ИЛИ, первый, второй и третий входы которого соединены соответственно со вторым управляющи входом счетчика адреса, пятым входом распределителя импульсов и выхо дом второго блока сравнения, первая и вторая группы входов которого под ключены соответственно к группе вых дов регистра длины набора и группе выходов счетчика групп в тестовом наборе, подключенных к группе входо дешифратора группы, первый и второй входы счетчика групп в тестовом наборе соединены соответственно с выходом элемента И-ИЛИ и первым выходом распределителя импульсов, гру па входов дешифратора команды соеди нена с группой выходов буферного ре гистра, первый, второй, третий выходы дешифратора команды соединен соответственно с первыми входами пе вого элемента И, второго элемента И и четвертого элемента И, вторые вхо ды которых подключены к второму вхо ду счетчика наборов и выходу третье го элемента И, первый и второй входы которого связаны соответственно с шестым выходом распределителя импульсов и с выходом второго блока сравнения и первым входом пятого элемента И, второй вход которого подключен к пятому выходу распределителя импульсов, выход пятого элемента И соединен с первым управляющим входом регистра сбоев, второй управляющий вход которого связан с первыми входами счетчика наборов, регистра блокировки и выходного регистра, группа, информационных входов регистра сбоев подключена к группе выходов блока элементов И, группа входов которого связана с г4 уппой выходов регистра блокировки, второй управляющий вход и группа информационных входов котррого соединены соответственно с выходом четвертого элемента И и группой выходов предварительного регистра теста, подключенных к группе информационных входов выходного регистра, второй управляющий вход которого соединен с выходом первого элемента И, выход второго элемента И. связан с вторым управляющим входом первого коммутатора, групла выходов регистра сбоев соединена с второй группой входов элемента ИЛИ, первая и вторая группы входов предварительного регистра теста подключены соответственно к группе выходов буферного-регистра и второго коммутатора, управляющий вход предварительного регистра теста соединен с первым выходом пульта оператора. На фиг. 1 представлена структурная схема устройства тестового контроля; на фиг. 2 - 4 - примеры вы- . полнения буферного регистра, коммутаторов, предварительного регистра теста, выходного регистра теста, дешифраторов групп и команд. Устройство тестового контроля содержит счетчик 1 адреса, блок 2 памяти, буферный регистр 3, первый коммутатор 4 г предварительный регистр 5 теста, выходной регистр 6 теста, первый блок 7 сравнения, второй коммутатор 8, объект 9 ксгнтролч., элемент 10 Зс1держки, блок 11 формирования и защиты, элемент И-ИЛИ 12, дешифратор 13 группы, дешифратор 14 команд, первый элемент И 15, второй элемент И 16, счетчик 17 групп, регистр 18 длины набора, второй блок 19 сравнения, третий элемент И 20, счетчик 21 тестовых наборов, четвертый элемент И 22, регистр 23 блокировки; блок 24 элементов И, регистр 25 сбоев, распределитель 26 импульсов, генератор 27 импульсов, пульт 28 оператора, элемент ИЛИ 29, пятый элемент И 30. f Буферный регистр 3 состоит из группы 4Х-триггеров 31. Коммутатор 8 состоит из группы элементов И 32. Предварительный регистр 5теста и выходной регистр 6 теста содержит соответственноiгруппы триггеров 33 и 34. Дешифратор 13 групп содержит дешифратор 35 и пятнадцать элементов НЕ 36. Дешифратор 14 команд содержит элементы НЕ 37, элементы НЕ 38, триггеры 39. Коммутатор 4 содержит регистр коммутации, выполненный на триггерах 40, устройство управления реле, выполненное на эле ментах И 41 и формирователях 42 адресных токов, диоды 43 и герконовые реле 44. Блок 11 формирования и защиты предназначен для формирования тесто вых сигналов, подаваемых на входы объекта контроля через коммутатор 8 и для защиты выходных элементов бло ка 11 от короткого замыкания на вхо дах блока 9. Блок 11 раскрыт в известном устройстве с точностью до стандартных функциональных элементов. Устройство работает следующим образом. Предварительно на тумблерном регистре 18 устанавливается двоичный код, соответствующий заданному числу групп в тестовом наборе. Предположим, что необходимо сформировать тестовой набор, состоящий из трех групп. По сигналу Пуск, поступающему с пульта 28 на распределитель 26 последний начинает вырабатывать сле дующие один за другим импульсы, поочередно появлякциеся на его .1, 2, 4, 5, 3 и 6 выходах. Импульсы нумеруются по порядку 1-й, 2-й, ..., 6Импульсом 1 осуществляется занесени +1 в счетчик 1 адреса. С его выхода адрес поступает на адресные входы блока 2 памяти, откуда по данному ад ресу вторым импульсом распределителя 26 осуществляется считывание пер вой 24-разрядной , Одновремен но этим же импульсом осуществляется запись +1 в счётчик 17 групп и далее с задержкой, определяемой элементом 10, запись считанной 24-разрядной группы в буферный регистр 3. Дешифратор 13 расшифровывает первое состояние счетчика 17, соответствую щее записанному в него двоичному чис лу единица, и на его первом выхо де появляется сигнал. Этот сигнал используется для разрешения прохождения только через первый элемент коммутатора 4- третьего импульса расг пределителя 26, поступающего с его четвертого выхода-, которым осуществляется перепись 24-разрядной группы из буферного регистра 3 в 1 - 24 ра ряды предварительного регистра 5. Кроме того, этот же сигнал дешифратора используется для разрешения дешифрации команды дешифратором 14. ,Код команды всегда записан в первых трех разрядах первой группы. Допустим, что данный тестовой набор является обычным тестовым набором для проверки каких-либо логических цепей ОК 9 (т.е. не коммутационным и не блокировочным набором). Тогда на дешифратор 14 по первым трем разрядам первой 24-разрядной группы поступит код 001. Таким образом, на первом выходе дешифратора 1.4 сформируется сигнал Зп1, который поступает на первый вход элемента 15 И и будет продолжаться в течение всего времени формирования-данного набора. Следующи импульс распределителя (чертежный), поступающий с его пятого выхода на первый вход элемента 20 И, не произведет никаких изменений в состоянии устройства, так как число, записанное в регистр 18, не равно числу в счетчике 17, поэтому на выходе блока J 9 отсутствует разрешагаций потенциал. Пятый импульс распределителя 26, поступающий с его третьего выхода на второй вход блока: 11, осуществляет опрос элементов записи в регистр защиты, входящий в блок 11. Если на входе ОК нет коротких замыканий или каких-либо других чужих потенциалов, в регистре защиты сохраняются нули. В противном случае на выходе блока 11 сформируется сигнал защиты, который, пройдя через элемент 29 ИЛИ, остановит распределитель 26, а следовательно и весь контроль. Шестой импульс распределителя 26 с его шестого выхода, поступая на второй вход элемента 12 И-ИЛИ и на первый вход элемента 45 И, тоже не вызовет никаких изменений в состоянии отдельных блоков у-стройства, так как сигнал разрешения на прохождение этого импульса, формируемый блоком 19, отсутствует. На этом первый цикл работы распределителя 26 заканчивается и начинается второй. Первый импульс распределителя 26 увеличивает на единицу состояяие счетчика 1 (оно теперь равно двум). По адресу, записанному в счетчике 1 вторым импульсом распределителя 26, из блока 2 памяти осуществляется считывание следующей 24-разрядной группы, которая переписывается в буферный регистр 3. Этим же вторым импульсом состояние счетчика 17 также увеличивается на единицу. Сигнал со второго выхода дешифратора 13 открывает второй элемент 31 коммутатора 4, поэтому следующий, третий импульс распределителя 26 перепишет содержимое буферного регистра 3 в 25 - 48 разряды предварительного регистра 5. При этом состояние триггеров депшфратора 14 не изменится. так как сигнал на первом выходе дешифратора 13 уже отсутствует. Следующий четвертый, пятый и шестой импульсы распределителя состояния блоков устройства не изменяет. В третьем цикле работы распредёлителя 26 описанный выше процесс повторяется. В буферный регистр 3 из блока 2 памяти запишется третья 24-разрядная группа, которая затем перепишется в 49 - 72 разряды предварительного регистра 5. В этом цикле распределителя 26 число, запи санное в счетчик 17, станет равным числу, хранимому в регистре 18. При этом на выходе блока 19 появится единичный потенциал, который раз решит прохождение соответствующих импульсов распределителя через элементы 12, 20 и 45. Четвертый импульс распределителя 26 с его пятого выхода, пройдя через элемент 20, запишет единицу в счетчик -21 наборов. Этот же импульс с выхода элемента 20 пройдет через элемент 15 и перепишет содержимое предварительного регистра 5 в выходной регистр 6, с выходов которого информация поступает на первые входы блока 7, а также через блок 11 и коммутатор 8 на входы ОК 9 В регистр 23.блокировки никакой информации записано не было, поэтому блок 24 совпадения пропустит сигнал о сбое по любому разряду в случае несравнения эталонной информации и реальной в блоке 7. Шестым импульсом распределителя 26, который пройдет через элемент 45, эта информаци будет переписана в соответствующие разряды регистра 25 сбоев. Этим же шестым импульсом, прошедшим через элемент 12, будут приведены в исходное состояние счетчик 17 и триггеры дешифратора 14. Если при этом в регистре 25 не будет зафиксировано ни одного сбоя, то распределитель 26 начнет следующий цикл работы, т.е. формирование следующего набора.теста. В случае фиксацией сбоя в регистре 25 этот сигнал через элемент 29 запретит формирование следующего цик ла распределителя 26. Произойдет 00танов, и на индикацию будут выведены номера набора и номера каналов, в которых произошли сбои. Формирование коммутационного и блокировочного наборов аналогичны описанному выше. В первом случае дешифратором 14 активизируется элемент 16, а во втором - элемент 22. Если в регистр 23 будет предварительно записана какая-либо информация, то сигналы о сбоях с выходов блока 7 не пройдут через те разряды блока 24 совпадения, по которым в регистр 23 были записаны единицы. Использование изобретения позволит значительно сократить объем блока памяти. Действительно г как показано выде, при постоянной длине набора устройство тестового контроля должно иметь объем памяти, равный Л2 Мбит. Однако при контроле сложных устройств, имеющих небольшое количество внешних выводов, использование переменной длины набора позволит сократить объем памяти в 8-10 раз. Например, для контроля блоков процессоров необходимо 5000 тестовых наборов длиной 50 разрядов. Необходимый объем памяти при этом составит5000-50-250000 бит. С другой стороны при контроле комбинационных блоков требуется сравнительно небольшое количество тестовых наборов 100 - 400 при длине набора л,зОО - 4 00 разрядов. Необходимый объем памяти при этом составляет400 400-160000 бит. Таким образом, объем 250000 бит при условии переменной длины набора удовлетворяет возможности цифровых устройств любой сложности, тогда как при постоянной длине набора объем памяти должен быть равен 2Мбит, что в 8 раз больше. Другим преимуществом предложенного устройства является возможность блокировки сбоев по любым заданным разрядам, что позволяет не только повысить помехоустойчивость устройства, но и сократить на 50% время разработки тестовых программ и на 30% время их отработки.

Vx

2:

a Ч. Q

A «N-t кТ o, иД4Л4аЗЩЛ SJhtboK-a s s

N

4 «M sh «0

55

..$- «s

N « n

CO

; 5Л a Д Й as