Автоматизированная система контроля радиоэлектронных устройств Советский патент 1991 года по МПК G06F11/22 G01R31/28 

Изобретение относится к системам контроля цифровых, цифроаналоговых и аналоговых устройств и может быть использовано для контроля, настройки и приемоздаточ- ных испытаний цифровых, цифроаналоговых и аналоговых ячеек и блоков сложных

радиоэлектронных устройств: логических ЦАП, АЦП, усилителей и т.п.

Целью изобретения является расширение функциональных возможностей автоматизированной системы контроля за счет введения возможности обращения к программам без нарушения временной диаграммы обмена с объектом контроля и возможности вложения циклов в циклы для увеличения общего количества циклов при зацикливании участка теста.

На фиг.1 представлена функциональная схема автоматизированной системы контроля радиоэлектронных устройств; на фиг.2 - функциональная схема блока обмена информацией; на фиг.З - функциональная схема синхронизатора; на фиг.4 - функциональная схема блока прерываний; на фиг.5 -функциональная схема коммутатора и блока приборов; на фиг.6 - функциональная схема контроллера; на фиг.7 - временная диаграмма работы рспределителя импульсов.

Автоматизированная система контроля радиоэлектронных устройств содержит управляющий вычислительный комплекс 1, блок 2 сопряжения, дешифратор 3 адреса, блок 4 памяти команд, синхронизатор 5, блок 6 прерываний, шину 7 синхроимпульса, шину 8 входов-выходов для подключения объекта контроля, коммутатор 9, блок 10 стандартных приборов, контроллер 11, блок 12 обмена информацией, первый элемент ИЛИ-НЕ 13, первый буферный регистр 14, первый D-триггер 15, второй D-триггер 16, первый мультиплексор 17, первый элемент ИЛИ-И-ИЛИ 18, счетчик 19 адреса, селектор 20, первый элемент И 21, второй элемент ИЛИ-НЕ 22, первый IK-триггер 23, счетчик 24 циклов, второй мультиплексор 25, второй элемент ИЛ И-И-ИЛ И 26, блок 27 памяти циклов, второй элемент И 28, первый формирователь 29 импульсов, элемент ИЛИ 30, второй буферный регистр 31, первый блок 32 сравнения, второй формирователь 33 импульса; третий элемент ИЛИ-НЕ 34, первый RS-триггер 35, второй RS-триг- гер 36, второй IK-три/гер 37, элемент 38 задержки, первый и второй элементы ИЛИ- И-ИЛИ-НЕ 39 и 40, третий IK-триггер 41. третий элемент И 42, третий элемент ИЛИ- И-ИЛИ-НЕ 43, четвертый IK-триггер 44, четвертый элемент И 45, пятый и шестой IK-триггеры 46 и 47, третий элемент ИЛИ- И-ИЛИ 48, четвертый элемент ИЛИ-И- ИЛИ 49, первый и второй счетчики 50 и 51. Блок 12 обмена информацией содержит узел 52 памяти тестов, первую группу 53 элементов ИЛИ-НЕ, регистр 54 блокировки, регистр 55 теста, регистр 56 коммутации, регистр 57 защиты, первую группу 58 элементов ИЛИ, группу 59 магистральных усилителей, первый элемент ИЛИ 60, схему 61 сравнения, вторую и третью группы 62 и 63 элементов ИЛИ-НЕ, группу 64 элементов задержки, первый мультиплексор 65. второй элемент ИЛИ 66, четвертую группу 67 элементов ИЛИ, узел 68 памяти сбоев, второй мультиплексор 69.

Синхронизатор 5 содержит задающий

генератор 70, генератор 71 одиночного импульса, элемент 4И-ИЛИ 72, регистр 73 режимов, формирователь 74 импульса, первый IK-триггер 75, первый элемент ИЛИ-НЕ 76, первый элемент И 77, распределитель 78

импульсов, второй элемент ИЛИ-НЕ 79, первый элемент И-НЕ 80, второй IK-триггер 81, второй, третий, четвертый и пятый элементы И 82-85, первый и второй D-триггеры 86 и 87, шестой элемент И 88, регистр 89

5 кода задержки, седьмой элемент И 90, элемент ИЛИ 91, счетчик 92 задержки, второй элемент И-НЕ 93, схему 94 сравнения, третий IK-триггер 95.

Блок 6 (фиг.4) прерываний содержит

0 первый инвертор 96, регистр из триггеров 97 запроссов прерываний, первую группу элементов И 98, группу 99 элементов запрет, элемент ИЛИ-НЕ 100, регистр из триггеров 101 разрешения прерывания,

5 вторую группу 102 элементов И, первый элемент ИЛИ 103, шифратор 104, формирователь 105 импульсов, первый и второй элементы 106 и 107 задержки, усилитель 108, второй инвертор 109, формирователь

0 110 вектора прерывания, второй элемент ИЛИ 111, усилитель 112.

Коммутатор 9 содержит регистр 113 коммутации, первую, вторую, третью, четвертую и пятую группы реле 114-118.

5 Блок 10 приборов содержит группу стимулирующих приборов 119 и группу измерительных приборов 120.

Контроллер 11 содержит информационный регистр 121. регистр 122 управления,

0 выходной каскад 123, блок 124 нагрузок, мультиплексор 125.

Управляющий вычислительный комплекс 1 предназначен для ввода информации в блоки 4,52 и 68 памяти, для вывода инфор5 мации о результатах контроля из блока 12 обмена информацией на экран дисплея, входящего в состав вычислительного комплекса. Внешняя магнитная память (на гибких дисках) вычислительного комплекса

0 используется для долговременного хранения программ контроля, ЭВМ вычислительного комплекса предназначена также для анализа и обработки результатов контроля. Блок 2 сопряжения предназначен для

5 электрического сопряжения вычислительного комплекса 1 с соответствующими бло- ками автоматизированной системы контроля. Передача сигналов от блока 1 к блоку 2 осуществляется с помощью двунаправленной шины, состоящей из 16 линий

адрес-данные и линий интерфейсных сигналов: ВУ (внешние устройства); СИЛ (сигнал синхронизации активного устройства); Сброс (установка нуля); Ввод (сигнал сопровождения ввода информации из ЭВМ); СИП (сигнал синхронизации пассивного устройства); ЗПР (запрос на прерывание); ППР (предостановление прерывания) и т.п. Линии адрес-данные являются совмещенными, т.е. передача адреса и данных осуществляется по одним и тем же линиями с разделением по времени. В блоке 2 на входе каждой линии находится резистивный делитель, предназначенный для согласования входов блока 2 с волновым сопротивлением линии связи. Для запоминания адреса на время элементарного цикла обмена предназначен регистр адреса. При необходимости запись в регистр адреса формируется путем конъюнкции сигналов СИА и ВУ по переднему фронту сигнала СИА. Обнуление регистра адреса осуществляется по заднему фронту сигнала СИ А-или. по сигналу Сброс от ЭВМ вычислительного комплекса. Сигналы Ввод и Вывод собираются в блоке 2 по ИЛИ и стробируют дешифратор 3 адреса. Двунаправленность шины подключения к ЭВМ осуществляется путем подключения к этой шине магистральных передатчиков с открытым коллектором по схеме монтажного ИЛИ.

Дешифратор 3 адреса предназначен для дешифрации адреса абонента и формирования в соответствии с этим адресом сигналов записи информации в блоки памяти, регистры, счетчики, для чтения их состояния и формирования ряда вспомогательных сигналов. Дешифратор 3 адреса представляет собой дешифратор на 16 выходов с входом стробирования. На вход стробирования подается собранный по ИЛИ сигнал из блока 2 сопряжения. Выходы дешифратора, кроме их основного назначения, собираются по ИЛИ. Далее этот выходной сигнал пропускается через элемент задержки и с второго выхода дешифратора 3 адреса поступает на вход блока 2 сопряжения в качестве сигнала СИП (ОТВ).

Первый блок 4 памяти команд предназначен для хранения управляющих кодов. Для повышения быстродействия за счет исключения промежуточного дешифратора управляющие коды имеют позиционный принцип построения, т.е. определенным разрядам или группам разрядов блока 4 памяти соответствуют определенные коман- ды. На первую группу входов блока 4 памяти поступает 16-разрядный код с шины данных блока 2 сопряжения. Вторая группа входов блока 4 памяти предназначена для подачи

сигналов записи с второй группы выходов дешифратора 3 адреса. Третья группа входов блока 4 памяти предназначена для подачи кода адреса с группы выходов счетчика 5 19 адреса для адресации памяти. Первая группа выходов блока 4 памяти предназначена для выдачи управляющего кода либо в буферный регистр 14, либо в счетчик 51 в зависимости от наличия управляющих 0 сигналов. Вторая группа выходов блока 4 памяти предназначена для выдачи кода задержки в блок 5 синхронизатора. С остальных выходов блока 4 памяти снимаются 5 управляющие сигналы.

Синхронизатор 5 предназначен для формирования временной диаграммы обмена при тестовом контроле цифровых устройств. Задающий генератор 70 выраба0 тывает непрерывную последовательность импульсов, синхронизирующую работу устройства,

Блок б прерываний предназначен для организации взаимодействия между ЭВМ

5 вычислительного комплекса 1 и остальной частью автоматизированной системы контроля. Регистр запросов прерываний предназначен для запоминания сигналов запросов прерываний от различных внеш0 них источников. Наивысший приоритет имеет верхний триггер. Далее приоритет убывает книзу. Наивысший приоритет имеет причина, связанная со срабатыванием защиты в блоке 12 обмена информацией.

Ь Следующий приоритет имеет причина, связанная с неисправностью в объекте контроля при тестовом контроле. Остальными причинами прерываний являются сигналы об окончании измерения, поступающие от

0 стандартных приборов, после чего ЭВМ переходит к подпрограмме обработки результатов измерений. Приоритетные цепочки, состоящие из элементив 98, 99 и 102, предназначены для запрета формирования за5 проса на прерывание от причин, имеющих низшие приоритеты, если в данный момент времени имеются причины с высшим приоритетом. Однако схема построена таким образом, что причины прерываний с низши0 ми приоритетами не теряются и обрабатываются после завершения обработки причин с высшими приоритетами. Регистр разрешения прерывания, состоящий из триггеров 101, участвует в процессе форми5 рования вектора прерывания и сигнала СИП (ОТВ) в соответствии со стандартной временной диаграммой. Шифратор 104 предназначен для формирования кода вектора прерывания в соответствии с номером приоритета сигнала запроса. Вектор формируется при помощи элементов И-НЕ с

открытым коллектором, которые подключаются к шине данных по схеме монтажного ИЛИ. Вектор прерывания поступает на 8 младших разрядов шины данных в соответствии со стандартными требованиями организации прерываний в ЭВМ. В нулевой, первый, пятый, шестой и седьмой разряды вектора зашивается постоянный код. При необходимости на эти разряды можно подавать код от буферного регистра и тем самым модифицировать вектор, т.е. обрабатывать большее количество причин прерываний. Формирователь 105 импульсов по отрицательному перепаду вырабатывает импульс обнуления регистра 101 по окончании выдачи вектора прерываний в ЭВМ.

К шине 8 подключается объект контроля, который взаимодействует с автоматизи- рованной системой контроля через коммутатор 9.

Регистр 113 коммутации управляет пятью группами реле. На фиг.5 показаны связи между выходами регистра 113 коммутации и обмотками реле. Группа реле 114 предназначена для подключения цифровых каналов объекта контроля к блоку 12 обмена ифнормзцией. Если какие-либо каналы объекта контроля являются цифровыми, то переключающие контакты реле 114 этих каналов находятся в верхнем положении, а если - аналоговыми, то - в нижнем положений. Группа реле 116 подключает нужные контакты объекта контроля к шине стимулирующих приборов. Группа реле 115 подключает к объекту контроля конкретный стимулирующий прибор. В качестве стимулирующих приборов используются стандартные приборы с цифровым дистанционным управлением.

Группа реле 118 подключает заданные контакты объекта контроля к шине измерительных приборов, а группа реле 117 подключает конкретный измерительный прибор. В качестве измерительных приборов 120, используются стандартные измерительные приборы с цифровым дистанционным управлением.

Контроллер 11 предназначен для управления приборами с цифровым дистанционным управлением. Регистр 122 управления предназначен для управления выходным каскадом 123. Блок 124 нагрузок служит для электрического согласования линий связи. Для линий связи, выполненных витой парой проводов, имеющих волновое сопротивление 125 Ом, каждая линия нагружается на резистивный делитель 180 Ом/360 Ом. Для интерфейса КОП делитель имеет сопротивления 1 кОм/3 кОм в соответствии с ГОСТом.

Блок 12 обмена информацией предназначен для организации тестового контроля цифровых объектов и выполняет следующие основные функции: хранение всей тест-программы контроля; коммутация входов-выходов каналов обмена; хранение и выдача на объект контроля текущего набора теста; блокировка результатов контроля по заданным каналам; защита выходных каскадов от

0 короткого замыкания на входе объекта контроля; сравнение результатов контроля с эталонными кодами и регистрация результатов сравнения; выдача в ЭВМ содержимого всех регистров блока, ОЗУ и результатов

5 контроля, а также контрольных кодов.

Блок 52 памяти тестов предназначен для хранения тестовых, блокировочных и коммутационных наборов, Адресация блока 52 в процессе работы осуществляется по0 средством счетчика 19 адреса. Регистры блокировки 54, теста 55, коммутации 56 И защиты 57 реализованы на микросхемах типа ТМ8 530 или 533 серии, Регистр 54 пред- назначен для блокировки записи

5 результатов сравнения в блок 68 памяти сбоев. При установке его соответствующих разрядов в единицу на соответствующих выходах второй группы 62 элементов ИЛИ-НЕ будут нулевые потенциалы независимо от

0 результатов сравнения. Следовательно, в эти разряды блока 68 памяти сбоев будут записываться нули независимо от результатов сравнения. Регистр 55 предназначен для хранения текущего набора теста, кото5 рый выдается на объект контроля через магистральный усилитель 59 с тремя состояниями выхода, Кроме того, этот же код поступает на первые входы схемы 61 сравнения, вторые входы которого связаны

0 с выходами магистральных усилителей 59 и шиной входов-выходов, к которой подключается объект контроля. Если магистральный усилитель 59 находится в третьем состоянии, то сигнал на вторых входах схе5 мы 61 сравнения однозначно определяется состоянием выхода объекта контроля. Эталонные коды поступают на первые входы схемы 61 сравнения. Если магистральные усилители находятся в режиме выдачи сиг0 нала, то в схеме 61 сравнения происходит сравнение кодов, выдаваемых на объект контроля (выходных сигналов магистральных усилителей 59) с кодами, хранящимися в соответствующих разрядах регистра 55 те5 ста. Регистр 56 коммутации предназначен для управления магистральными усилителями 59 через группу 58 элементов ИЛИ. Если s данном разряде регистра 56 коммутации записан 0, то на управляющий вход выходного каскада 59 поступает единичный потенциал и каскад находится в третьем состоянии, т.е. данный канал находится в режиме приема информации от объекта контроля. Группа магистральных усилителей 59 управляются также от регистра 57 защиты. Смысл такого управления заключается в том, что если какой-либо выходной каскад 61 переведен в режим выдачи сигнала (т.е. в соответствующем разряде регистра 56 коммутации записана единица), то в случае короткого замыкания на корпус на входе объекта контроля при выдаче на него по этому каналу единицы схема 61 сравнения зарегистрирует по этому каналу несравнения, т.е. выдает нулевой потенциал. Таким образом на обоих входах соответствующего элемента ИЛИ-НЕ из группы 53 элементов ИЛИ-НЕ будут нулевые потенциалы и в данный разряд регистра 57 защиты запишется единица, которая переведет данный выход- ной каскад 61 в третье состояние, при котором короткое замыкание на его выходе не выведет его из строя. Мультиплексор 65 предназначен для записи информации в узел 68 памяти сбоев либо по каналу X с шины данных (в режиме самоконтроля), либо по каналу Y от схемы 61 сравнения через группу 62 элементов ИЛИ-НЕ (в рабочем режиме). Узел 68 памяти сбоев предназначен для записи в него результатов сравне- ния в каждом наборе теста. При исправном объекте контроля во все его разряды на всех наборах теста запишутся нули. Мультиплексор 69 предназначен для передачи в ЭВМ содержимого всех регистров и блоков памя- ти блока 12. На одну группу его входов жестко подан проверочный код (чередование нулей и единиц) для проверки связей выходов мультиплексора с каналом ЭВМ. Включение его в канал осуществляется посредством элементов с открытым-коллек- тором (не показаны). Первый буферный регистр 14 предназначен для записи в него кода адреса, который затем переписывается в счетчик 19 адреса через мультиплексор 17 в режимах зацикливания, условных и безусловных переходов и т.п. Входы V1 и V2 работают по ИЛИ и разрешают запись информации в регистр по сигналу, поступающему на его С-вход.

Триггеры 15 и 16 предназначены для перевода счетчика 19 адреса в режим записи параллельного кода в режимах безусловного перехода и циклов. Счетчик 19 переводится в режим записи параллельного кода при поступлении на его V-вход единичного потенциала с выхода элемента 18.

Мультиплексор 17 предназначен для подачи на информационную группу входов счетчика 19 адреса кода адреса для записи

его параллельным кодом. Код адреса может быть передан либо с шины данных (от блока 2 сопряжения), либо от буферного регистра 14, либо от счетчика 50.

Счетчик 19 адреса предназначен для адресации всех блоков памяти, входящих в состав устройства. Счетчик работает как в режиме последовательного счета, так и в режиме записи параллельного кода. Управление режимом работы осуществляется путем подачи управляющего сигнала на вход V счетчика. Единичный сигнал на входе V устанавливает счетчик в режим записи параллельного кода, а нулевой - в режим последовательного счета. Синхронизация счетчика осуществляется по ИЛИ либо от первого импульса синхронизатора (распределителя импульсов), либо от сигнала, вырабатываемого дешифратором адреса.

Селектор 20 предназначен для организации чтения содержимого счетчика 19 адреса. На первые входы микросхем подаются сигналы с разрядов счетчика 19. Вторые входы объединены, и на них подается сигнал чтения от дешифратора 3.

Триггер 23 предназначен для управления режимом работы счетчика 24 циклов. Если триггер 23 находится в состоянии Нуль, то счетчик 24 работает в режиме записи параллельного кода. При установке триггера 23 в Единицу счетчик работает в режиме последовательного счета.

Мультиплексор 25 предназначен для записи во второй блок 27 памяти либо содержимого счетчика 24 циклов, либо любого начального кода непосредственно с шины данных через блок 2 сопряжения. Элемент ИЛИ-И-ИЛИ 26 предназначен для управления режимом Чтение/запись во второй блок 27 памяти. Если на выходе элемента 26 имеется сигнал Нуль, то блок 27 памяти находится в режиме чтения, а если - Единица, то - в режиме записи.

Второй блок 27 памяти циклов непосредственно участвует в процессе организации вложений циклов в циклы. Его необходимость определяется тем, что при количестве циклов больше одного и при переходе от старших циклов к младшим информация о количестве старших циклов в счетчике 24 теряется. Однако она переписывается в блоке 27 памяти, а затем в нужный момент времени вновь переписывается в счетчик 24 циклов, и обработка данного старшего цикла возобновляется.

Через элемент И 28 осуществляется запись кода количества циклов во второй буферный регистр 31.

Формирователь 29 импульсов формирует импульс по положительному перепаду

входного сигнала. Этот импульс необходим для добавления +1 в счетчик 24 циклов после того, как в него будет записан параллельный код и он будет переведен в режим последовательного счета.

Второй буферный регистр 31 предназначен для запоминания кода количества циклов для его последующего сравнения с текущим значением счетчика 24 циклов в блоке 32 сравнения.

Формирователь 33 формирует короткий положительный импульс при равенстве кода в регистре 31 и счетчике 24. Этот импульс устанавлиает в единицу триггер 35 и через элемент ИЛИ-НЕ 34 обнуляет счетчик 24 циклов.

Триггер 35 при установке его в единицу блокирует перевод счетчика 19 адреса в режим записи параллельного кода, обеспечивая тем самым выход из цикла. Кроме того, после установки в единицу триггера 35 разрешается обнуление триггера 41.

Триггер 36 предназначен для перевода счетчика 19 адреса в режим записи параллельного кода, например, для установки в счетчике 19 начального адреса.

Триггер 37 предназначен для перевода счетчика 19 адреса в режим записи параллельного кода при организации перехода к подпрограммам.

Элемент 38 задержки необходим для устранения гонок при переключении триггеров 41 и 46 во избежание появления ложных импульсов на входах синхронизации счетчиков 50 и 51.

Элемент ИЛИ-И-ИЛИ-НЕ 39 предназначен для обнуления триггера 46, а элемент ИЛИ-И-ИЛИ-НЕ 40 - триггера 41. Триггер 41 предназначен для блокировки работы счетчика 51 (счетчика -наборов подпрограмм) в том случае, если в подпрограмме имеются циклы (например, если в подпрограмме сформируются пачки импульсов). Если этого не предусмотреть, то при каждом проходе цикла счетчиком 51 будут считаться все зацикленные наборы, в результате чего выход из подпрограммы произойдет не в заданном месте.

Логический элемент И 42 служит для установки буферного триггера 44 по команде Подпрограмма, поступающей на его второй вход с четвертого выхода первого блока 4 памяти, к импульсу U 2 синхронизатора, поступающему на его первый вход. Кроме того, по этой же комбинации сигналов осуществляется запись начального кода а счетчик 51 (счетчик наборов подпрограммы) через элемент 49.

Элемент 43 предназначен для обнуления триггеров 44 и 47, и элемент 45 - дш

установки триггера 47 по его синхровходу и записи параллельного кода в счетчик 50 через элемент 48.

Триггер 44 является буферным и служит

для управления триггером 46, а в совокупности с триггером 47 - для управления счетчиком 50, переводя его в нужный момент времени из режима параллельной записи в режим последовательного счета.

0 Триггер 46 управляет работой счетчика 51, также переводя его в нужный момент времени из режима параллельной записи в режим последовательного счета.

Счетчик 50 предназначен для записи в

5 него адреса, с которого осуществляется переход к подпрограмме (запись осуществляется параллельным кодом), после чего счетчик 50 переводится в режим последовательного счета (путем установки в единицу

0 триггера 47) и к его содержимому добавляется + 1. Таким образом в счетчи- ке оказывается код адреса возврата из подпрограммы.

Счетчик 51 предназначен для подсчета

5 количества наборов в подпрограмме и позволяет проходить подпрограмму как целиком, так и любыми ее частями. Сначала параллельным кодом в него записывается код числа наборов подпрограммы. Затем он

0 переводится в режим последовательного счета и считает до переполнения. Сигнал переполнения является сигналом выхода из подпрограммы. При этом в счетчик 19 адреса через мультиплексор 17 переписывается

5 код из счетчика 50, являющийся кодом адреса возврата. Число, записываемое в счетчик 51 (код количества наборов подпрограммы), определяется по формуле

Р - N,

0 где Р - число, записываемое в счетчик 51 (десятичное);

k - количество разрядов счетчика 51; N - требуемое количество наборов в подпрограмме (десятичное).

5 Устройство работает следующим образом.

Рассмотрим вначале процесс контроля цифрового устройства в режиме Шаг, т.е. когда после выдачи на объект контроля циф0 рового кода, соответствующего одному тестовому набору, приема ответной реакции объекта контроля и анализа результатов контроля, происходит останов проверки. Возобновление проверки осуществляется

5 по следующему сигналу Пуск. Таким образом вся тест-программа может быть пройдена с остановками после каждого набора теста.

Так как процедура записи информации во внешние устройства (в том числе и в блоки памяти) является стандартный, тест-программа с управляющими кодами находится в памяти. Для установки режима Шаг достаточно установить в единицу второй разряд регистра 73 синхронизатора 5. Далее по сигналу Пуск, поступающему с пятого выхода дешифратора 3 на четвертый вход синхронизатора 5, ГОИ 71 синхронизатора 5 вырабатывает одиночный импульс, который устанавливает в единицу триггер 75. С этого момента времени распределитель 78 импульсов начинает формировать четырехим- пульсную временную диаграмму в соответствии с фиг.7.

Импульс U 1 с первого выхода синхронизатора 5 выполняет следующие действия.

Обнуляет через элемент ИЛИ 91 счетчик 92 задержки (в данном случае подтверждает его обнуленное состояние). Аналогичные действия осуществляются по отношению к триггеру 23 через элемент 22.

Инкрементирует счетчик-19 адреса так как триггеры 15,16,36 и 37 находятся в нуле и на вход V счетчика 19 через элемент 18 поступает нулевой потенциал (предположим, что это обычный тестовый набор без циклов и переходов).

Импульс U 2 производит следующие действия:

Формирует на выходе элемента 82 сигнал записи кода задержки в регистр 89.

Формирует на выходах одного из элементов 83-85 в зависимости от поступившей на их вторые входы команды сигналы записи в регистр 55 теста, регистр 54 блокировки, регистр 56 коммутации. Пусть, рассматриваемый набор - тестовый. Тогда команда поступает на второй вход элемента 83 и по импульсу U 2 на его выходе формируется сигнал записи в регистр 55 теста.

Устанавливает в единицу (или в нуль) триггер 86 в зависимости от сигнала на входе триггера 86. Если опрос на данном наборе теста нужен, то на вход триггера 86 поступает единица из блока 4 памяти.

Обнуляет (по синхровходу) триггер 87, который формирует синхроимпульс для синхронизации осциллографа.

Устанавливает (при соблюдении определенных условий) в единицу триггер 81, разрешающий прохождение тактовых импульсов через элемент 88 на счетный вход счетчика 92 задержки. Условием установки триггера 81 является наличие в регистре 89 любого, отличного от нуля, кода задержки. При этом хотя бы на одном из инверсных выходов регистра будет нулевой потенциал, что обусловит наличие единичного потенциала на выходе элемента 93.

Так как второй разряд регистра 73 предварительно был установлен в единицу (режим Шаг), то через элемент 72, формирователь 74 и элемент 76 обнулится 5 триггер 75.

Таким образом закончится один полный цикл работы устройства. При этом следующий цикл возобновится только после установки триггера 75 сигналом Пуск с пятого

0 выхода дешифратора 3.

В режиме Автомат осуществляются те же действия, Разница заключается в том, что во втором разряде регистра 73 записан Нуль, что соответствует режиму Авто5 мат, следовательно, импульс U 4 не обнулит триггер 75, и распределитель 78 сформирует следующий четырехимпульс-- ный цикл работы. При этом причинами останова по импульсу U 4 являются сигнал

0 Защита, приходящий на третий вход синхронизатора 5 с второго выхода блока 12 обмена; сигнал Сбой, приходящий на второй вход синхронизатора 5 с первого выхода блока 12 обмена, и команда Останов,

5 приходящая на элемент 72 (первая группа входов) с второй группы выходов блока 4 памяти.

Команда Останов и сигнал Сбой блокируются в режиме Цикл установкой в еди0 ницу первого разряда регистра 73

Рассмотрим более подробно режим Цикл. В устройстве имеется две разновидности этого режима: ненормированный, бесконечный цикл, когда заданный участок

5 теста повторяется до тех пор, пока не будет произведен принудительный останов путем обнуления триггера 75; нормированный цикл, когда заданный участок теста повторяется заданное число раз, после чего осуще0 ствляются выход из цикла и переход к дальнейшему выполнению тест-программы. Ненормированный цикл используется при поиске неисправностей в объекте контроля, когда на экране осциллографа необхо5 димо наблюдать временную диаграмму при прохождении заданного участка теста. При этом для синхронизации осциллографа на шине 7 синхроимпульса формируется импульс синхронизации осциллографа, соот0 ветствующий по времени заданному набору теста. Ненормированный цикл осуществляется следующим образом. В ячейку памяти блока 4 памяти, соответствующую его третьему выходу, предварительно записывается

5 единица (команда Цикл 1) по адресу, соответствующему номеру набора, от которого необходимо осуществить переход к заданному (младшему) адресу. Кроме того, в ячейке памяти блока 4 соответствующей первой группе его выходов, по тому же адресу записывается код адреса, к которому необходимо перейти (код адреса возврата). Как только тест-программа дойдет до адреса, в котором записана команда Цикл 1, на вход разрешения V 2 регистра 14 поступит единичный потенциал, который разрешает запись в него параллельного кода (входы разрешения V 1 и V 2 регистра 14 работают по ИЛИ). По импульсу U 2, поступающему на синхровход регистра 14 с второго выхода синхронизатора 5, в регистр 14 запишется код адреса возврата, поступающий с первой группы выходов блока 4 памяти. По импульсу U 3 синхронизатора 5, поступающему с его четвертого выхода на синхровход триггера 15, последний установится в единицу и через элемент 18 переведет счетчик 19 адреса в режим записи параллельного кода, Импульс U 4 синхронизатора 5 не произведет никаких действий. Далее синхронизатор 5 начнет формировать следующий микроцикл с импульса U 1. Так как триггеры 36 и 37 находятся в нуле, то активизирован канал У мультиплексора 17, поэтому по импульсу U 1 в счетчик 19 адреса перепишется код адреса возврата из регистра 14, т.е. осуществится переход к заданному адресу тест-программы. Таким образом, участок программы, находящийся между адресом возврата и адресом, по которому записана команда Цикл 1, будет повторяться до тех пор, пока не произойдет принудительное обнуление триггера 75 синхронизатора 5 по цепи YO общая (первый вход синхронизатора 5) путем набора на пульте вычислительного комплекса адреса, соответствующего первому выходу дешифратора 1. При наличии соответствующего программного обеспечения на пульте вместо конкретного физического адреса, набирается мнемоника команды YO или просто нажимается соответствующая клавиша.

Нормированный цикл является более сложным. Рассмотрим процесс формирования нормированных циклов с вложениями циклов.

В формировании таких циклов участвуют две команды Цикл 2 и Цикл 3. Команде Цикл 2 соответствует единичный потенциал на втором выходе первого блока памяти, а команде Цикл 3 - единичный потенциал на первом выходе первого блока памяти. Команда Цикл 4 расположена в ячейке памяти блока 4 памяти по адресу, на единицу большему, чем команда Цикл 2, т.е. в следующей за командой Цикл 2 ячейке памяти. По команде Цикл 2 с приходом импульса U 2 с второго выхода блока 5 во второй буферный регистр 31 из второго блока 27 памяти запишется код, соответствующий требуемому количеству циклов. Кроме того, в первый буферный регистр 14 из первого блока 4 памяти запишется код адреса возврата. Импульсы U 3, U 4 синхронизатор

5 не произведет в данном наборе действий, связанных с циклами. В следующем наборе на первом выходе блока 4 памяти появится команда Цикл 3 . К моменту прихода импульса U 2 триггер 23 находится в нуле, что

0 обуславливает работу счетчика 24 в режиме записи параллельного кода. Таким образом, импульс U 2, пройдя через элементы 21 и 30, своим передним фронтом запишет в счетчик 24 исходное текущее значение количества

5 циклов -число нуль. Своим задним фронтом импульс U 2 установит триггер 23 в единицу, что переведет счетчик 24 в режим последовательного счета, Импульс U 3 с четвертого выхода синхронизатора 5 установит в едиР ницу триггер 16. Так как триггер 35 находится в нуле и с его инверсного выхода на пятый вход элемента 18 поступает единица, то счетчик 19 адреса переводится в режим записи параллельного кода Э (который запи5 шется туда в следующем микроцикле работы синхронизатора 5). Импульс U 4 с пятого выхода синхронизатора 5 через элемент 26 перепишет содержимое счетчика 24 циклов во второй блок 27 памяти. Это будет

0 код числа 1, что соответствует тому, что данный участок теста пройдет один 2 раза. Запись кода из блока 27 памяти в счетчик 24 циклов по импульсу U 2, перевод счетчика 24 в режим последовательного счета, добав5 ление к его содержимому единица и перепись нового значения кода счетчика 24 в блок 27 памяти по импульсу U 4 происходят в течение одного микроцикла работы синхронизатора 5. Далее данный участок теста

0 будет повторен п раз до тех пор, пока содержимое счетчика 24 циклов не станет равным содержимому второго буферного регистра 31. При равенстве этих кодов блок 32 сравнения сформирует единичный потенциал,

5 по которому формирователь 33 сформирует импульс. Этот импульс обнулит счетчик 34 и установит в единицу триггер 15. Нулевой код счетчика 24 перепишется импульсом U 4 в блок 27 памяти, т.е. схема формирования

0 циклов будет приведена в исходное состояние. Нулевой потенциал с выхода триггера 35 через элемент 18 переведет счетчик 19 адреса в режим последовательного счета, т.е. в следующем микроцикле работы синх5 ронизатора 5 к содержимому счетчика 19 добавится единица. Произойдет выход из цикла, тест-программа будет выполняться дальше. Точно так же сформируется следующий цикл из К повторений какого-либо другого участка тест-программы. При формировании таких простых циклов двусторонний обмен информацией между счетчиком 24 и вторым блоком 27 памяти не придает схеме нового качества.

Однако при формировании сложных циклов с вложениями малых циклов в более крупные такой обмен информацией между блоком 27 памяти и счетчиком 24 циклов имеет принципиальное значение. Так при первом же переходе по ветви Нет при формировании большого цикла из К повторений информация о текущем значении К в счетчике 24 потеряется, Однако она сохранится в блоке 27 и к моменту следующего входа в цикл К текущее значение количества циклов в счетчике 24 восстановится, Таким образом в счетчике 24 каждый раз будет восстанавливаться правильное текущее значение большого цикла. Количество вложений -определяется объемом (глубиной) блока 27 памяти.

В процессе тестового контроля возникает необходимость неоднократного обращения к отдельным участкам тест-программ, причем длина этих участков может быть каждый раз неодинаковой. Для экономии памяти целесообразно оформить часть теста в виде подпрограммы и в процессе тестового контроля обращаться к этой подпрограмме (или подпрограммам). В предлагаемом устройстве эта задача решается следующим образом. Переход к подпрограмме осуществляется в двух последовательно расположенных друг с другом наборах (как и в случае формирования нормированных и вложенных циклов). Команде подпрограммы соответствует единица на четвертом выходе блока 4 памяти. При появлении этой команды по импульсу U 2 через элемент U 2 триггер 44 установится в единицу. Кроме того, так как триггер 16 находится в нуле, то счетчик 51 находится в режиме записи параллельного кода и в него через элемент 49 запишется код количества наборов подпрограммы, поступающий на его информационные входы с первой группы выходов блока 4 памяти. Импульсы U 3 и U 4 синхронизатора 5 в данном микроцикле работы синхронизатора для формирования подпрограммы не используются. В следующем микроцикле работы синхронизатора 5 должна появиться команда Цикл 1 на, третьем выходе блока 4 памяти. По этой команде и по импульсу U 2 в регистр 14 из блока 4 памяти запишется код адреса начала подпрограммы и установится в единицу триггер 15. Кроме того, так как триггер 44 в предыдущем наборе был установлен в единицу, то импульс U 2 пройдет через элемент

45. Так как триггер 47 находится пока в нуле, то счетчик 50 находится в режиме записи параллельного кода, и импульс U 2. пройдя далее через элемент 48, своим передним 5 фронтом запишет текущее состояние счетчика 19 адреса в счетчик 50. Задним же фронтом импульса U2 триггер 47 установится в единицу, переводя тем самым счетчик 50 в счетный режим и разрешив прохожде0 ние импульса U 3 через элемент 38 задержки и элемент 48, что приведет добавление единицы к коду, ранее записанному в счетчик 50. Таким образом, в счетчике 50 будет находиться код адреса, на единицу боль5 ший, чем тот, от которого осуществляется переход к подпрограмме. Это обусловит после прохождения подпрограммы возврат & основную тест-программу. Задним фронтом импульса U 3 установится в единицу триггер

0 46, что обусловит перевод счетчика 51 в счетный режим и разрешит прохождение импульса U 3 через элемент 49 на счетный вход счетчика 51. Однако в данном микроцикле работы синхронизатора 5 счетного

5 импульса на входе счетчика 51 не будет, так как триггер 46 устанавливается задним фронтом заданного импульса U 3. Импульс U 4 с пятого выхода синхронизатора 5, пройдя через элемент 43, обнулит триггеры 44 и

0 47. На этом подготовка перехода к подпрограмме заканчивается и в следующем микро- цикле работы синхронизатора 5 по импульсу U 1 с первого выхода синхронизатора 5 в счетчик 19 адреса запишется код

5 адреса перехода из буферного регистра 14 через мультиплексор 17. Режим параллельной записи обуславливает триггер 15, установленный в единицу в предыдущем микроцикле работы синхронизатора 5. С

0 этого момента времени начнет выполняться подпрограмма. В каждом микроцикле работы синхронизатора 5 импульс U 3 синхронизатора 5 будет добавлять единицу в счетчик 51, т.е. счетчик 51 будет считать наборы под5 программы. Однако, если в подпрограмме будут циклы, TO счетчик 51 будет считать их, и реальное значение количества наборов подпрограммы будет искажено. Для предотвращения этого явления предназначен тре0 тий IK-триггер 41. Установившись в цикле в единицу по задержанному импульсу U 3 (по его заднему фронту), этот триггер заблокирует дальнейшее поступление импульсов U 3 в счетчик 51 через элемент 49. Таким об5 разом счетчик 51 сосчитает зацикленные наборы только один раз при первом проходе цикла. Обнуляется триггер 41 по окончании цикла импульсом U 4 с пятого выхода синхронизатора 5, когда триггер 35 установится в единицу.

После того как счетчик 51 сосчитывает заданное количество наборов подпрограммы, он переполнится и на выходе появится импульс переноса, который установит в единицу триггер 37. Этот триггер разрешает прохождение импульса U 4 синхронизатора 5 через элемент 39 для обнуления триггера 46. Кроме того, триггер 37 переводит через элемент 18 в режим параллельной записи счетчик 19 адреса, а на управляющих входах мультиплексора 17 оказывается код, активизирующий канал z мультиплексора 17, Таким образом, в следующем микроцикле работы синхронизатора 5 импульсом U 2 синхронизатора 5 в счетчик 19 адреса запи- шется код из счетчика 50 и дальнейшее вы- полнение тест-программы начнется с адреса, на единицу -большего, чем тот, с которого был осуществлен вход в подпрограмму.

Если объект контроля требует подачу на свои входы и измерение на своих выходах аналоговых сигналов, то это осуществляется посредством работы блоков 6,9,10 и 11. На цифровые входы объекта контроля могут быть поданы цифровые сигналы. Подача и измерение аналоговых сигналов производятся по следующему алгоритму. Вначале производится установка направления передачи сигналов в контроллере 11 путем запи- си соответствующего кода в регистр 122 управления. Далее в регистр 121 записывается код, который через соответствующим образом скоммутированные каналы выходного каскада выдается на управляющие вхо- ды блока приборов и устанавливает эти приборы в нужные режимы работы. Все управляющие и иные коды поступают с шины данных, т.е. с первой группы выходов блока 2 сопряжения. Далее в регистр 113 комму- татора 9 записывается управляющий код, в соответствии с которым переключаются группы реле 114,115,116,118 и 119. Группа реле 114 отключает аналоговые входы и выходы объекта контроля от блока 12 обмена. Группа реле 116 подключает нужные аналоговые входы объекта контроля к шине стимулирующих приборов, а группа реле 115 подключает к этой шине нужный стимулирующий прибор. На фиг.5 показана только од- на шина стимулирующих приборов, В общем случае для одновременного подключения на разные аналоговые входы объекта контроля нескольких стимулирующих приборов таких шин может быть несколько (т.е. несколько параллельных групп реле 116). В качестве стимулирующих приборов используются стандартные приборы с цифровым дистанционным управлением, например источники питания Б5-43...Б5-49, генераторы Г5-75, Г5-82, Г4-158 и т.п. Группа реле 118 подключает нужные, аналоговые контакты объекта контроля к шине измерительных приборов, а группа реле 119 подключает к этой шине нужный измерительный прибор. После описанных предварительных установок и коммутаций на заданный измерительный прибор из группы приборов 120 через соответствующий разряд регистра 121 и соответствующий канал выходного каскада 123 выдается сигнал Пуск, по которому измерительный прибор начинает измерять данный параметр. ЭВМ вычислительного комплекса в это время может быть занята обработкой результатов предыдущих измерений или может находиться в режиме ожидания. По окончании измерения измерительный прибор выдает сигнал Конец измерения, который с соответствующего выхода второй группы выходов блока 10 поступает на соответствующий вход первой группы входов блока 6 прерываний. Приоритеты измерительных приборов выбираются самим пользователем. При поступлении сигнала на один из входов первой группы входов блока 6 прерываний устанавливается в единицу соответствующий триггер 97, и если каналы с более высоким приоритетом свободны, то единичный сигнал с выхода соответствующего триггера 97 поступает на D-вход соответствующего триггера 101, закрывает соответствующий элемент 99, а через него и все каналы с более низким приоритетом, и через элементы 111 и112 блока 6 формирует сигнал ТПР (требование прерывания), который через блок 2 сопряжения поступает в ЭВМ вычислительного комплекса. С этого момента времени ЭВМ формирует стандартную временную диаграмму обработки прерываний. Временная диаграмма начинается с выдачи сигнала ДЗП (ввод), который поступает на соответствующий вход из второй группы входов блока 6 и далее на С-входы триггеров 101. По этому сигналу соответствующий триггер из группы триггеров 101 установится в единицу. При этом активизируется соответствующий вход шифратора 104 и на его выходе формируется соответст- вующий код, который, однако, на выход блока 6 не проходит, так как группа элементов формирователя 110 закрыта. Кроме того, триггер 101 подтверждает запрет распространения сигнала через элемент 99 своего канала, через нижний элемент 102 своего канала и разрешает прохождение сигнала через верхний элемент 102 своего канала. Далее, с некоторой задержкой относительно сигнала ДЗП ЭВМ формирует сигнал ППР (предоставление прерывания), который:

Обнуляет триггер 97 (триггер ТПР) данного канала. Триггеры 97 с более низкими приоритетами обнуляться не будут, так как распространение сигнала ППР через нижние элементы 102 запрещено. Таким обра- зом запросы на прерывание каналов с более низкими приоритетами не теряются и будут обработаны по завершению обработки прерываний с высшими приоритетами.

Через верхний элемент 102 данного ка- нала поступает на соответствующий вход элемента ИЛИ 103 и далее, пройдя через элементы 106 и 108, поступает на выход блока 6 в виде сигнала ОТВ (СИП). Сигнал ОТВ, поступая через блок 2 сопряжения в ЭВМ, сообщает ей о том, что вектор прерывания сформирован.

Открывает элементы 110 формирователя вектора прерывания. 107 задержки необходим для того, чтобы обеспечить надежный прием вектора прерывания в ЭВМ, так как схема приема построена на триггерах типа защелка и задний-фронт сигнала ОТВ должен закончиться раньше, чем снимется вектор прерываний. ,

После этого ЭВМ переходит к обработке подпрограммы прерываний, которая, в общем случае, заключается в приеме данных от измерительного прибора и сравнения измеренной величины с заданными допусками.

Формула изобретения

1. Автоматизированная система контроля радиоэлектронных устройств. содержащая управляющий вычислитель- ный комплекс, блок сопряжения, дешифратор адреса, блок памяти команд, блок синхронизации, блок прерываний, коммутатор, блок измерительных приборов, контроллер, блок обмена информацией, первый и второй элементы ИЛИ-НЕ, первый буферный регистр, первый и второй D-триггеры, первый мультиплексор, элемент ИЛИ-И- ИЛИ, счетчик адреса, селектор, первый элемент И, первый IK-триггер и счетчик циклов, связанный своим первым входом с прямым выходом первого IK-триггера, инверсный выход которого соединен с его 1-входом, К- вход заземлен, синхровход подключен к выходу первого элемента И, а вход сброса - к выходу второго элемента ИЛИ-НЕ, связанного своим первым входом с первым выходом блока синхронизации и первым входом синхронизации счетчика адреса, а вторым входом - с первым выходом дешифратора адреса и входами сброса блока синхронизации, блока обмена информацией, коммутатора, блока прерываний, контроллера, первого элемента ИЛИ-НЕ, входом сброса первого буферного регистра, синхровход

которого подключен к второму выходу синхронизатора, второму входу первого элемента ИЛИ-НЕ и первому входу первого элемента И. второй вход которого соединен с D-входом второго D-триггера и выходом выбора источника адреса последовательности цикла первого блока памяти, выход разрешения запиши эталонного кода которого связан с первым входом разрешения записи первого буферного регистра, а выход разрешения записи адреса подпрограммы - с D-входом первого D-триггера и вторым входом разрешения записи первого буферного регистра, группа выходов которого подключена к первой группе входов первого мультиплексора, а группа информационных входов - к пер вой группе выходов блока памяти команд, соединенного второй группой выходов с первой группой информационных входов синхронизатора, а первой группой информационных входов-с первой группой выходов блока сопряжения, второй группой входов первого мультиплексора, второй группой информационных входов синхронизатора и первыми группами информационных входов блока обмена информацией, коммутатора и контроллера, вторая группа адресных входов которого подключена к первой группе выходов дешифратора адреса, з третья информационная группа вхо- дов - к первом группе выходов олока приборов, первая группа информационных входов-выходов которого связана с первой группой информационных входов-выходов коммутатора, вторая группа выходов-с первой группой входов блока прерываний, а вторая группа информационных входов-выходов - с группой информационных входов-выходов контроллера, подключенного группой информационных выходов к группе информационных выходов блока прерываний, группе иформационных выходов селектора, группе информационных выходов блока обмена информацией и группе информационных входов блока сопряжения, информационные входы-выходы которого связаны с информационными входами-выходами вычислительного комплекса, вход готовности - с выходом готовности подготовки блока прерываний и вторым выходом дешифратора адреса, а вторая группа информационных выходов - с второй группой информационных входов контроллера и группой информационных входов дешифратора адреса, подключенного своим третьим выходом к входу адреса селектора, четвертым выходом - к второму синх- ровходу счетчика адреса, второй группой информационных выходов - к группе входов

записи-чтения первого блока памяти, третьей группой выходов - к группе входов управления чтением-записью блока обмена информацией, а четвертой группой выходов - к группе адресных входов коммутатора, вторая группа информационных входов- выходов которого соединена с группой информационных входов-выходов, предназначенных для устройства подключения объекта контроля, а третья группа информационных входов-выходов - с группой информационных входов-выходов блока обмена информацией, синхровход записи защиты которого связан с пятым выходом синхронизатора, а выходы сигнализации защиты и неисправности - соответственно с первым и вторым входами блокировки синхронизатора, подключенного группой выходов задания источника информации к группе входов выбора источника информации, а группой выходов управления записью-к группе входов управления записью блока обмена ифнормацией, выход синхронизации является выходом синхронизации устройства, вход запуска и вход записи подключены соответственно к пятому и шестому выходам дешифратора адреса, а четвертым выходом - к синхровходам соответственно первого и второго D-триггеров, входы сброса которых соединены с выходом первого элемента ИЛИ-НЕ, ъ прямые выходы соответственно - с первым и вторым входами первого элемента ИЛИ-И-ИЛИ, подключенного своим выходом к входу управления счетчика адреса, группа информационных входов которого связана с группой выходов первого мультиплексора, а группа выходов - с группой информационных входов селектора, группой адресных входов блока памяти команд и группой адресных входов блока обмена информацией, отличающаяся, тем, что, с целью расширения функциональных возможностей автоматизированной системы контроля за счет введения возможности обращения к программам без нарушения временной диаграммы обмена с объектом контроля и возможности вложения циклов в циклы для увеличения облце- го количества циклов при зацикливании участка теста, содержит второй мультиплексор, второй, третий и четвертый элементы Ш1И-И-ИЛЙ. блок памяти циклов, второй, третий и четвертый элементы И, первый и второй формирователи импульсов, элемент ИЛИ, третий элемент ИЛИ-НЕ, второй буферный регистр, первый блок сравнения, первый и второй RS-тригпзры, второй, третий, четвертый, пятый м шестой

IK-триггеры, элемент задержки, первый, второй и третий элементы ИЛИ-И-ИЛИ- ИЕ, первый и второй счетчики, причем и выходы сигнализации защиты и ьеисправности блока обмена информацией соединены с первым и вторым входами блока прерываний соответственно, пятый, шестой и седьмой выходы дешифратора адреса соединены соответственно с первым входом

0 второго элемента ИЛИ-И-ИЛИ, входом установки второго RS-триггера и первым входом сброса второго RS-триггера, второй вход сброса которого подключен к первому входу первого элемента ИЛИ-НЕ, пря5 мой выход - к третьему входу первого элемента ИЛИ-И-ИЛИ, а инверсный выход к первому адресному входу первого мультиплексора, третья группа информационных входов которого соединена с

0 группой выходов первого счетчика, а второй адресный вход - с инверсным входом и I- входом второго I «-триггера, К-вход которого заземлен, вход сброса подключен к выходу первого элемента ИЛИ-НЕ, синхровход - к

5 выходу второго счетчика, а прямой выход - к четвертому входу первого элемента ИЛИ- И-ИЛИ, пятый вход которого соединен с первым входом второго элемента ИЛИ-И- ИЛИ-НЕ и инверсным выходом первого RS0 триггера, вход установки которого подключен к выходу второго формирователя, первый вход сброса - к первым входам второго, третьего и четвертого элементов И, а второй вход второго элемента И - к выходу

5 разрешения записи эталонного кода первого блока памяти, выход разрешения записи начального адреса подпрограммы которого соединен с вторым входом третьего элемента И, подключенного своим выходом к пер0 аому входу четвертого элемента ИЛИ-И-ИЛИ к синхровходу четвертого IK- триггера, К-вход которого заземлен, 1-вход связан с инверсным выходом, прямой выход - с i-выходом шестого

5 IK-триггера, вторым входом четвертого элемента И и первыад 1-входом пятого К-триггера, а вход сброса - с входом сброса шестого SK-триггера и выходом третьего элемента ИЛИ-И-ИЛИ-НЕ, под0 ключенного своим первым входом к первому входу первого, второму входу второго элементов ИЛИ-И-ИЛИ-НЕ и к первому входу первого элемента ИЛИ-НЕ, вторым входом - к третьему входу четвертого эле5 мента И, первому входу третьего элемента . ИЛИ-И-ИЛИ, второму -входу пятого IK- триггера и к D-входу первого D-триггера, а третьим входом - к второму входу второго элемента ИЛИ-И-ИЛИ, пятому выходу блока синхронизации, третьему входу второго

элемента ИЛИ-И-ИЛИ-НЕ и второму входу первого элемента ИЛИ-И-ИЛИ-НЕ, третий вход которого связан с прямым выходом второго IK-триггера, а выход - с входом сброса пятого IK-триггера, К-вход которого заземлен, а прямой выход подключен к входу управления второго счетчика и второму входу четвертого элемента ИЛИ-И-ИЛИ, третий вход которого связан с входом элемента задержки и синхровходом второго D- триггера, выход - с входом синхронизации второго счетчика, а четвертый вход - с инверсным выходом третьего IK-триггера, вход сброса которого подключен к выходу второго элемента ИЛИ-И-ИЛИ-НЕ, К-вход заземлен, l-вход связан с D-входом второго D-триггера, а синхровход - с выходом элемента задержки, синхровходом пятого IK-триггера и вторым входом третьего элемента ИЛИ-И-ИЛИ, подключенного своим третьим входом к выходу четвертого элемента И и синхровходу шестого IK-триггера, выходом - к синхровходу первого счетчика, а четвертым входом - к прямому выходу шестого К-триггера, К-вход которо- го заземлен, а прямой выход соединен с входом управления первого счетчика, группа информационных входов которого соединена с группой выходов счетчика адреса и группой адресных входоз блока памяти цик- лов, а вход сброса - с входом сброса второго счетчика, группа информационных входов которого связана с пеовой группой выходов блока памяти команд, а вход сброса - с первым входом третьего элемента ИЛИ- НЕ, вторым входом сброса первого RS-триггера и входом сброса второго буферного регистра, синхровход которого подключен к выходу второго элемента И, группа выходов - к первой Группе входов первого блока сравнения, а группа информационных входов - к группе информационных входов счетчика циклов и группе выходов блока памяти циклов, вход записи которого связан с вы- ходом второго элемента ИЛИ-И-ИЛИ, -а группа информационных входов - с группой выходов второго мультиплексора, первая группа информационных входов которого соединена с группой информационных вы- ходов блока сопряжения, вторая группа информационных входов - с группой выходов счетчика циклов и второй группой входов первого блока сравнения, а управляющий вход - с третьим входом второго элемента ИЛИ-И-ИЛИ и входом разрешения первого блока сравнения, подключенного своим выходом к первому входу второго формирователя импульса, второй вход которого соединен с четвертым выходом синхронизатора, а выход - с вторым входов третьего элемента ИЛИ-НЕ, подключенного своим выходом к входу сброса счетчика циклов, синхровход которого связан с выходом элемента ИЛИ, подключенного своим первым входом к выходу первого элемента И, а вторым входом - к выходу первого форми- 1 рователя, вход которого соединен с прямым выходом первого 1К-триггера.

2. Автоматизированная система по п.1, отличающаяся тем, что блок обмена информацией содержит узел памяти тестоа, первую, вторую и третью группы элементов ИЛИ-НЕ, регистр блокировки, регистр теста, регистр коммутации, регистр защиты, первую, вторую и третью группы элементов ИЛИ, элемент ИЛИ, группу магистральных усилителей, схему сравнения, группу элементов задержки, первый и второй мультиплексоры и узел памяти сбоев, адресный вход которого соединен с адресным входом узла памяти тестов и является адресным входом блока, информационный вход которого подключен к информационному входу узла памяти тестов и первому информационному входу первого мультиплексора, вход записи блока подключен к входу записи узла памяти тестов, выход которого соединен с информационными входами регистров блокировки, регистра теста, регистра коммутации,первым информационным входом второго чупьтиплексора, второй, третий, четвертый, пятый, шестой и седьмой информационные йходы соединены соответственно с выходом узла памяти сбоев, выходами групп магистральных усилителей и первыми входами схемы сравнения, соединенными вместе выходами регистра защиты, первыми входами первой группы элементов ИЛИ и входами элемента ИЛИ, соединенными вместе выходами регистра блокировки и первыми входами второй группы элементов ИЛИ- НЕ, прямыми выходами регистра теста, прямыми выходами регистра коммутации, адресный вход и выход второго коммутатора являются соответственно адресным входом выбора источника информации блока и информационным выходом блока, вход записи узла памяти тестов, соединенные вместе входы элемента ИЛИ-НЕ и группы элементов задержки, стробирующий вход второго коммутатора образуют вход управления состоянием блока, синхровходы регистра блокировки, регистра теста, регистра коммутации и вторые входы второй группы элементов ИЛИ образуют группу синхров- ходов блока, соединенные вместе входы сброса регистра блокировки, регистра теста, регистра

коммутации, регистра защиты подк/ю- чены к входу сброса блока, инверсный ход регистра теста соединен с вторим входом схемы сравнения и информационными входами группы магистральных уси- лителей, входы разрешения которой соединены с выходами первой группы элементов ИЛИ, вторые входы которой соединены с инверсными выходами регистра коммутации и первыми входами первой группы элементов ИЛИ-НЕ, выходы которой соединены с информационными входами регистра защиты, а вторые входы - с выходами схемы сравнения и вторыми входами второй группы элементов ИЛИ-НЕ, выходы которой соединены с вторыми информационными входами первого мультиплексора и входами второго элемента ИЛИ, адресный вход первого мультиплексора соединен с выходом элемента ИЛИ-НЕ, а вы- ход - с информационным входом узла памяти сбоев, входы записи которого соединены с выходами второй группы элементов ИЛИ, выход второго элемента ИЛИ является выходом наличия неисправности блока, выходы группы магистральных усилителей являются информационными входами-выходами блока, синхровход регистра защиты является синхровходом блока,

3, Автоматизированная система по п.1, отличающаяся тем, ч го синхронизатор содержит задающий генератор, генератор одиночного импульса, элемент И-ИЛИ, регистр режимов, формирователь импульса, первый, второй и третий IK-триггеры, пер- вый и второй элементы ИЛИ-НЕ, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И, первый и второй 0- триггеры, регистр кода задержки, з-лемечт ИЛИ, счетчик задержки-, первый и второй элементы И-НЕ и схему сравнения первый, второй информационный входы, синхровход и выход которой соединены соответственно с выходом регистра кода задержки, выходом счетчика задержки, выходом вто- рого элемента И-НЕ, входом третьего IK- триггерз, вход К которого соединен с общей шиной, счетный вход соединен со счетным входом счетчика задержки и выходом шестого элемента И, вход сброса - с входом сброса счетчика задержки и выходом элемента ИЛИ, выход - с первым входом второго элемента ИЛИ-НЕ, второй вход которого является входом сброса синхронизатора и соединен с входами сброса регист- ра режимов, первого и второго D-триггеров, регистра кода задержки, первым входом первого элемента ИЛИ-НЕ, второй вход которого соединен

с выходом формирователя импульса, а выход - с входом сброса первого (К-тригге- ра, вход К которого соединен с общей шиной, инверсный выход - с входом I, счетный вход - с выходом генератора одиночного импульса, а прямой выход - с первым входом первого элемента И, второй вход которого соединен с инверсным выходом второго К-триггера, выход - с входом распределителя импульсов, третий вход с син- хровходом генератора одиночных импульсов, выходом задающего генератора и первым входом шестого элемента И, второй вход которого соединен с прямым выходом второго IK-триггера, вход К которого соединен с общей шиной, синхровход - с синхровходами первого и второго D-тригге- ров, и первыми входами второго, третьего, четвертого и пятого элементов И, вторые входы которых, а также информационные входы первого D-триггера, регистра кода задержки, первый вход первого элемента И- НЕ и первый вход элемента И-ИЛИ образуют первый информационный вход синхронизатора, информационный вход регистра режимов является вторым информационным входом синхронизатора, синхровход регистра режимов является входом записи режима синхронизатора, вход запуска генератора одиночных импульсов является входом запуска синхронизатора, выход второго элемента И соединен с синхровходом регистра кода задержки, инверсная группа выходов которого соединена с входами второго элемента И-НЕ, первый выход распределителя импульсов соединен с вторым входом элемента ИЛИ и является первым выходом синхронизатора, второй выход - является вторым выходом синхронизатора, третий выход - соединен с первым входом седьмого элемента И и является третьим выходом синхронизатора, четвертый выход - соединен с вторыми входами элемента 4И-ИЛИ и вторым входом первого элемента И-НЕ и является четвертым выходом синхронизатора, выход первого элемента И-НЕ соединен с входом установки второго D- триггера, инверсный выход которого является пятым выходом синхронизатора, выход первого D-триггера соединен с вторым входом седьмого элемента И, выход которого совместно с выходами третьего, четвертого и пятого элементов И образуют первую группу выходов, выход первого разряда регистра режимов соединен с инверсными входами второго и третьего элементов И элемента 4И-ИЛИ, второй вход четвертого элемента И элемента 4И-ИЛИ соединен с выходом второго разряда регистра режимов, старшие разряды которого образуют вторую группу выходов синхронизатора, третий и второй входы первого и второго элементов И элемента 4И-ИЛИ являются соответственно вторым и третьим входом синхронизатора, выход элемента 4И-ИЛИ соединен с входом формирователя импульса.

4. Автоматизированная система по п.1, отличающаяся тем, что контроллер содержит регистр управления, выходной каскад, блок нагрузок, мультиплексор и информационный регистр, информационный вход которого соединен с информационным входом регистра управления и является первым информационным входом контрол0

лера, синхровходы информационного регистра и регистра управления совместное адресными входами мультиплексора образуют вход управления контроллера, входы сброса информационного регистра и регистра управления сброса контроллера, первый информационный вход мультиплексора являются вторым информационным входом контроллера, к информационному входу-выходу которого подключены выход выходного каскада, вход блока нагрузок и второй информационный вход мультиплексора, выход которого является информационным выходом контроллера, выходы информационного регистра и регистра управления соединены соответственно с первым и вторым входами выходного каскада.

Изобретение относится к системам контроля радиоэлектронной аппаратуры и может быть использовано для контроля настройки и приемосдаточных испытаний цифровых, цифро-аналоговых и аналоговых узлов РЭА. Цель изобретения - расширение функциональных возможностей системы контроля за счет обеспечения зацикливания заданных участков текста нормированное число раз и многократного вложения циклов в циклы, что позволяет формировать сложные временные диаграммы и сверхдлинные нормированные последовательности сигналов, необходимые при проверке и контроле радиоэлектронных устройств повышенной сложности. Реализована также возможность обращения к подпрограмме в процессе тестового контроля. Автоматизированная система контроля содержит управляющий вычислительный комплекс, блок сопряжения, дешифратор адреса, первый блок памяти, синхронизатор, блок прерываний, коммутатор, блок стандартных приборов, контроллер, блок обмена информацией, три элемента ИЛИ-НЕ, два буферных регистра, два D-триггера, два мультиплексора, четыре элемента ИЛИ-И-ИЛИ, счетчик адреса, селектор, три элемента И, шесть IK-триггеров, счетчик циклов, два формирователя импульса, элемент ИЛИ, блок сравнения, два RS- триггера, элемент задержки, три элемента ИЛИ-И-ИЛИ-НЕ, два счетчика. Введение в устройство второго блока памяти, второго мультиплексора, второго буферного регистра, блока сравнения, двух счетчиков, ряда RS- и IK-триггеров и вспомогательных логических элементов, а также соответствующим образом организованных связей позволяет осуществить двусторонний обмен информацией между вторым блоком памяти и счетчиком циклов и реализовать за счет этого режим вложения циклов в циклы, а также обращаться в процессе контроля к подпрограммам. 3 з.п.ф-лы, 7 ил. (Л с СЬ 00 ы о со 00

пята.9 группа, уходов

первая группа. 6 подо 6 вторар : группа 4юЭов I

третьо

группа

вговов

С

2-й Вход первый.

вход

четверга.

р га

Л

8

W

a со

OJ

о

00

CD

ifyana tii годов

Фиг. 2

со со

о со со

(О

G W&

gOXg Tl/qgdm

gffOJtg ЪЧиМг gocbiuff

fcxg -пцс/ош nnuiaduj

( -nimjddgujfh

OUvttd

evgdfft/

gifowf

pojr/qy

в° Ь

niogoau

QOgoig puu/irf 6Vyddli

nujddw

aore

nOQOWQ

дорогу ЪииЬс г

eodoujf

|ЭН

2fB g

ш

л

Ь«Ц

3S 1Й

§-g съ

8СОЕ891