Микропроцессор Советский патент 1983 года по МПК G06F15/00 

10 ду, входу начальной установки и адресному выходу блока, один из выходов дешифратора переходов соединен с входом элемента НЕ, выход которого подключен к упрайляющему выходу блока, вход дешифратора переходов соединен с входом упрааления переходами блока, информационные входы, синхровходы и выходы триггеров гр/ппы подключены соответственно к входу признаков блока, выходам соответствующих элементов И первой группы и первым входам соответствующих элементов И первой 0 группы и первым входам соответствующих элементов И второй групгш, первые входы элементов И первой группы соединены с синхровходом блока, вход и выходы дешифратора функций подключены соответственно к входу дешифрации флагов блока и вторым входам соответствующих элементов И первой и второй группы, входы элемента ИЛИ соединены с одним из выходов дешифратора функций и выходами элементов И второй группы, а выход элемента ИЛИ подключен к выходу признаков блока.

Изобретение относится к вычисли тельной технике и может быть исполь зовано для обработки данных в систе мах управления. Известен микропроцессор,содержащи центральный блок обработки данных, блок микропрограммного управления, блок микропрограммной памяти, конве йерный регистр,-два регистра и, эле мент НЕ 1 1 Недостатком данного устройства является низкая производительность, обусловленная тем, что при выполнении каждого условного перехода непроизводительно тратится один микрокомаидный цикл. Наиболее близким к предлагаемому по технической сущности является микропроцессор,который содержит цен ральный блок обработки данных, блок микропрограммного управления конвейерный регистр, блок микропрограммной памяти. В известном микропроцессоре используется конвейерный принцип выполнения микрокоманд, который заключается в том, что в одном микрокомандном цикле одновременно с выполнением текущей микрокоманды, находящейся на конвейерном регистре, производится выборка еледующей микрокоманды. При этом выборка микрокоманды опережает на цикл ее выполнение . Однако при выполнении условных переходов следующая после условного перехода . микрокоманда выбирается раньше, чем формируются логические условия, определяющие направление }перехода.Поэтому при каждом условном переходе в микропрограмме предусматривается холостая микрокоманда, выполняющая функцию задержки на один цикл. Наличие холостых циклов при выполнении микропрограмм снижает производительность данного микропроцессора. Если учесть,что в реальных микропрограммах один условный переход приходится в среднем на 5-7 выполняемых микрокоманд,то 15-20 времени работы микропроцессора тратится непроизводительно. Цель изобретения - повышение производительности микропроцессора. Поставленная цель достигается тем, что в микропроцессор, содержащий блок обработки данных, блок микропрограммного управления, блок памяти и конвейерный регистр, синхровход, первый, второй и третий выходы которого соединены соответственно с синхровходом и управляющим выходом микропроцессора, входом кода микрокоманды блока обработки данных и входом дешифрации флагов блока микропрограммного управления, вход начальной установки, адресный выход, вход упрааления переходами, вход признаков и выход признаков блока микропрограммного управления подключены соответственно к входу начальной установки микропроцессора, адресному входу и первому выходу блока памяти, выходу переноса и входу переноса блока обработки данных, синхровход, информационный вход,информационный выход и адресный выход которого соединены соответственно с синхровходом, информационным входом, информационным выходом и адресным выходом микропроцессора, введены коммутатор, два элемента И и элемент ИЛИ, первый, второй и третий входы и выход которого подключены соотвётственно к выходам первого и второго элементов И/ управляющему выходу блока микропрограммного управления и управляющему рходу коммутатора, первые и вторые входы элементов И соединены соответственно с вторым выходом блока памяти и выходом переноса блока обработки данных, при/ этом первый и второ информационные входы и выход коммутатора подклюмены соответственно к третьему выходу блока памяти, управляющему входу микропроцессора и информационному входу конвейерного регистра. При этом блок микропрограммного управления содержит регистр адреса, дешифратор функций,дгае группы элементов И, группу триггеров, элемент ИЛИ, элемент НЕ, дешифратор переходов и группу селекторов, первые и вторые информационные входы,, управляющие входы и выходы которых соединены соответственно с входом управления переходами блока, выходами регистра а,дреса, выходами дешифратора переходов и информационными входами регистра адреса, синхровход установочный вход и выходы регистра a jpeca подключены соответственно к сйнхровходу, входу начальной установ ки и адресному выходу блока, один из выходов дешифратора переходов соединен с входом элемента НЕ, выход которого подключен к управляющему вы ходу блока, вход дешифратора переходов соединен с входом управления переходами блока, информационные вхо ды, синхровходы и выходы триггеров группы подключены соответственно к входу признаков блока, выходам со-ответствующих элементов И первой группы и первым входам соответствующих элементов И второй группы, первые входы элементов И первой группы соединены с синхровходом блока, вход и выходы дешифратора функций подключены соответственно к входу дешифрации флагов блока и вто рым входам соответствующих элементов И первой и второй группы, входы элемента ИЛИ соединены с одним из выходов дешифратора функций и выходами элементов И второй группы, а выход элемента ИЛИ подключен к выходу признаков блока. При таком решении микрокоманда содержит признак условия, в котором указывается наиболее вероятное значение логического условия, по которому выполняется условный переход. Если реальное значение условия совпадает с указанным в призна-. ке условия, усдовный переход выполняется без холостого цикла. В случае несовпадения при выполнении условного перехода холостой цикл присутствует. Это позволяет большинстро условных переходов выполнять без потери производительности микропроцессора. На фиг.1 представлена структурная, схема микропроцессора; на фиг.2 функциональная схема блока обработки данных; на фиг.З - функциональная схема блока микропрограммного управления; на фиг.4 - функциональная схема коммутатора; на фиг.5 - алгоритм конкретной микропрограммы; на фиг.б - временные диаграммы выполнения микропрограммы. Микропроцессор содержит (фиг.1) блок 1 обработки данных, информационный вход 2 которого является информационным входом микропроцессора а выходы 3 и - соответственно адресным и информационным выходами микропроцессора, блок 5 микропрограммного управления, вход 6 начальной установки которого является одноименным входом микропроцессора, конвейерный регистр 7, выход 8 которого является управляющим выходом устройства, блок 9 памяти, коммутатор 10, первый информационный вход 11 которого является входов микропроцессора, элементы И 12 и 13, элемент ИЛИ Т.Вход 15 является синхровходом микропроцессора. Выход 1б переноса блока 1 соединен с входом 17 признаков блока 5, с входом элемента 12 и инверсным входом элемента 13. Выход 13 признаков лока 5 соединен с входом 19 переноса блока 1, управляющий выход 20 блока 5 - с входам элемента 1, адресный выход 21 блока 5 - с адресным входом блока 9. Перf 1 вый выход блока 9 соединен с входом 22 управления переходами блока 5 второй выход - с вторым информационным входом 23 коммутатора 10, выход которого соединен с йнформационным входом,.регистра 7. Третий выход блока 9 соединен с входом элемента 12 и инверсным входом элемента 13. Первый выход регистра 7 подключен к входу 2 управления дешифрацией флагоа блока 5, а второй - к входу 25 кода микрокоманды блока 1. Выходы элементов 12 и 13 соединены с входа ми элемента ;Й,аыход которого соеди нен с управляющим входом 2б коммутатора 10. Синхровходы блоков 1 и 3 и регистра 7 соединены с синхроаходом 15 микропроцессора. Блок 1 обработки данных (фиг.2) содержит дешифратор 27 микроприказов, сумматор 28, группы элементов И 29 элементов ИЛИ 30 и элементовНЕ 31, группы элементов И , группу элементов ИЛИ 37, счетчик 38 адреса, сдвиговый регистр 39 элементы И 0 - 47, элементы ИЛИ 8-50, триггер 51 и элемент НЕ 52. Вход дешифратора 27 является входом 25 блока 1. Выходы дешифратора 27 соеди нены с входами элементов 40-44., с входами групп элементов 32-34, с вхо дами элементов 48, 4Э,-входом элемен та 52 и входом элемента 46, Выход элемента 49 соединен с входом эле, , 45 Выход элемента 40 соединен мента с входом установки в О счетчика 38 счеггный вход которого соединен с выходом элемента 4t, а вход,занесен ния - с выходом элемента 42. Выход элемента 43 соединен с входом установки в О регистра 39,тактирующий вход которого соединен с выходом элемента 44, Выход элемента 45 соеди нен с входами занесения регистра 39 и триггера 51. Выход.элемента 48 соединен с входами группы элементов 35. Информационный вход 2 блока 1 соединен с входами сумматора 28,входами злементов 29.,30 м входами элемзнтоа 35 Выход сумматора 28 соединен с входами группы элементов 32. Выходы групп элементов соединены соответстзенно с входами групп элементов 29-31 соединены соотаетствекно с входами групп элементов 33, 34 и Зб. Выходы групп элементов 32-36 соединены с входами группы элементов 37s выходы которых сое0ди4нены с информационными входами счетчика 38 и регистра 39- Выходы счетчика 30 и регистра 39 являются соответственно адресным выходом 3 и информационным выходом k микропроцессора. Выход регистра ЗЭ соединен с входом сумматора 28, входами групп элементов . Входы элементов 40-(5 соединены с синхроаходом 15- Вход переноса сумматора 2В и вход правого сдвига регистра 39 соединены с входом 19 переноса блока 1. Выход переноса сумматора 28 соединен с информационным входом триггера 51, выход которого соединен с входом элемента 7. Выход правого сдвига регистра 39 соединен с входом элемента в. Выход элемента 52 соединен с входом элемента kj. Выходы элементов 46 и i7 соединены с входами элемента 50, выход которого является выходом 16 переноса блока 1. Блок 5 (фиг.3 ) содержит регистр 53 адреса, дешифратор 54 функций, группу триггеров 55 флагов, группы элементов И 5б и 57,. дешифратор 58 переходов, группы элементов ИЛИ 59, элементов И-60 и элементов И б1, элемент ИЛИ б2 и элемент НЕ 63. Злементы 59 60 и б1 образуют группу селекторов. Вход 22 блока 5 соединен с входами дешифратора 58 переходов и группы элементов 60. Выходы дешифратора 58 соединены.с входами группы элементов 60 и инверсными входами группы элементов 61. Вход элемента 63 соединен с первым выходом дешифратора 58, а выход является управляющим выходом 20 блока 5- Выходы групп элементов 60 и 61 соединены с входами групп -элементов 59, выходы которых подключены к информационным входам регистра 53 Вход 17 блока 5 соединен с входом первого элемента 60 и информационными входами триггеров 55. Вход дешифратора 54 является входом 24 блока 5 Выходы дешифратора 54 соединены . с входами группы элементов 5б и 57. Первый выход дешифратора 54 соедииек с входом элемента 62, выход которого является выходом 18 блока 5. Вход 15 блока 5 соединен с группой элементов 56 и входом занесения регистра г53. Вход установки в О регистра 53 является входом 6 блока 5- Выходы группы элементов 56 соединены с входами занесения группы триггеров 55, выходы которых соединены с входами группы элементов 57. Выходы группы элементов 57 соединены с входами элемента 62. Выходы регистра 53 являются адресными выходами 21 блока 5 и соединены с входами элементов б1 Коммутатор 10 (фигД) содержит элемент НЕ 6/4, группы элементов И б5 66и элементов ИЛИ б7. Первые входы группы элементов 66 представляют собрй первую информационную группу входов-11 коммутатора 10. Вторые вхо ды группы элементов 66 соединены меж ду собой и с выходом элемента 6. Первые входы группы элементов б5 являются второй группой информационны входов 23. коммутатора 10. Вторые входы группы элементов б5 соединены между собой, а также с входом элемента 6 и управляющим входом 26 ком мутатора 10. Зходы каждого, элемент 67соединены поразрядно с выходами элементов б5 и 66. Выходы группы элементов б7 являются выходами коммутатора 10. На фиг.5 приведен алгоритм микропрограммы, на примере выполнения которого поясняется принцип работы микропроцессора. Символами М обозначены отдельные микрокоманды, а символом А проверяемое условие. На фиг.бо, б даны временные диа раммы выполнения алгоритма этой микропрограммы, где показаны синхроимпульсы 68 на входе 15 микропроцессора, коды б9 микрокоманд на выходе блока 9, коды 70 микрокоманд на выходе регистра 7, сигнал 71 условия на входе 17 признаков блока 5 , сигнал 72 на выходе 20 блока 5, сигнал 73 начальной установки на входе 6 микропроцессор-а , кой NOP холостой микрокоманды Для ъолее четкого понимания работы микропроцессора рассмотрим выпол нение им микропрограммы, алгоритм ко торойпоказан на фиг.5. Работа устройства производится в соответствии с временными диаграммами, приведенны ми на фиг.ба.б. Для установки микропроцессора в исходное состояние на вход 6 подается сигнал 73-По этому сигна; регистр 33 блока 5 устанавливается в О. По нулевому адресу, установленному на выходе 21 блока 5 из этого блока выбирается микрокоман да Ml, Каждая микрокоманда содержит операционную и адресную част, а также одноразрядный признак условия. Признак условия поступает на входы элементов 12 и 13. Операционная часть микрокоманды поступает на вход 23 коммутатора 10,а адресная часть - на вход 22 блока 5. Адресная часть микрокоманды состоит из двух полей адресного поля и поля управления переходами. Сигналы, соответствующие адресному полю, поступают на входы групп элементов 60. Сигналы,соответствующие полю управления переходами, поступают на вход дешифратора 588 поле управления переходами адресной части микрокоманды Ml задается безусловный переход к микрокоманде М2. Поэтому единичный сигнал вырабатывается на одном из выходов, крол ме первого, дешифратора 58. Этим сигналом разрешается прохождение кода адресного поля через одну из групп элементов 60 и 59 на информационные входы регистра 53. Так как на остальных выходах дегифратора 58 присутствуют нулевые сигналы, то элементы 60 остальных групп оказываются закрытыми. На информационные входы регистру 53 через группы элементов б1 и 59 передается код с выхода регистра 53. Таким образом на информационных входах регистра 53 формируется .адрес микрокоманды М2. Единичный сигнал 72 с выхода 20 блока 5 поступает через элемент 14 на вход 26 коммутаора 10, в ре.зультате чего на вторых входах группы элементов 65 присутствует разрешающий потенциал,а на вторых входах группы элементов 66 устанав- , ливается запрещаю1ций нулевой потенциал. Тогда ни выход комМутора 10 передается через элементы б5 и 67 операционная часть микрокоманды Ml с выхода блока 9-« При поступлении первого синхроимупльса 68 на вход 15 производятся следующие действия. По переднему Лронту синхроимпульса 68 блок 1 начинает выполнение микрокоманды МО (позиция 70), хранимой на регистре 7- Одновременно микрокоманда Ml начинает заноситься в регистр 7 однако код этой микрокомандь появляетс.ч на выходе регистра 7 через время Т- определяемое задержкой занесения информации в регистр 7- В начальный момент времени 9 8 регистре 7 хранится микрокоманда МО, код которой сформировался неопределенным образом после включени устройства. Поэтому выполнение этой микрокоманды не производит никаких полезных действий. Это связано с конвейерным принципом выполнения микропрограммы. Так как выборка микрокоманды опережает на цикл ее выполнение, первая микрокоманда микропрограммы может быть выполнена только во втором микрокомандном цик ле , поэтому первый микрокомандный цикл всегда является хо/юстым. В зависимости от кода микрокоманды блок 1 выполняет арифметикологические и сдвиговые функции. Дешифратор 27 декодирует код микрокоманды и вырабатывает йа одном из своих выходов сигнал соответствующего микроприказа. Арифметико-логические операции а блоке 1 выполняются над двумя операндами, один из которых находится в регистре 39 а другой поступает на вход 2 микропроцессора. При этом на выходе .сумматора 28 формируется значение ариф метической суммы слагаемых с учетом значения входоного переноса, сигнал которого поступает на вход 19 блока 1. Если при этом происходит пер полнение разрядной сетки сумматора 28, то на выходе переноса этого сум матора вырабатывается единичный сиг нал и поступает на информационный вход триггера 51. На выходах группы элементов 29 формируются конъюнк ции, а на выходах группы элементов 30- ДИЗЪЮНКЦИИ операндов. Кроме :того, на выходах ; группы элементов 31формируется инверсное значение кода, содержащегося в регистре 39По единичному сигналу с одного из выходов дешифратора 27 значение р езультата операции поступает че,рез одну из групп элементов И группу элементов 37 на информационные входы счетчика 38 и регистра 39. По переднему фронту импульса с выхода одного из элементов производятся различные операции со счетчиком 38 и регистром 39 (установка в О, занесение,сдви прибавление единицы к содержимому;. По заднему фронту синхроимпульса 68 адрес микрокоманды М2 заносится в регистр 53. Микрокоманда М2 появляется на выходе блока 9 (позиция 69 10 через время определяемое аременем занесения в регистр 53 и эреме- нем выборки из блока 9- 8 адресной части микрокоманды М2 задается безусловный переход в микрокоманду ИЗ. Поэтому на управляющем выходе 20 блока 5 сохраняется единичный сигнал 72,по которому операционная часть микрокоманды М2 через коммутатор 10 передается на информационный вход регистра 7- При поступлении второго синхроимпульса 6П блок 1 выполняет микрокоманду Ml (позиция 70), микрокоманда М2 заносится в регистр 7, а по ее адресной части блок 5 форми-т рует адрес . микрокоманды МЗ- По этому адресу выбирается микрокоманда МЗ из .блока 9 (позиция 69/ 6 зависимости от выполняемой задачи одна из ветвей продолжения микропрограммы после условного перехода является более вероятной. Например, в рассматриваемом случае более вероятным является переход из микрокоманды МЗ в микрокоманду М, т.е. равенству условия нулю. Тогда в адресной части микрокоманды МЗ программируется безусловный переход в микрокоманд М4. С приходом третьего, синхроимпульса 68 блок 1 аналогично выполняет микрокоманду М2 (позиция 70,) а микрокоманда МЗ заносится в регистр 7. Блок 5 формирует адрес микрокоманды М4, которая выбирается из блока 9 (позиция 6Э)Признак условия в микрокоманде М. равен нулю,а в адресной части микрокоманды М задается выполнение условного перехода. При этом единичный сигнал вырабатывается на первом выходе дешифратора 58 в блоке 5. Этим сигналом открывается первая группа элементов 60, в результате чего адрес следующей микрокоманды формируется с учетом значения сигнала 71. Сигнал 72 на выходе 20 блока 9 принимает нулевое значение. При поступлении четвёртого синхроимпульса 68 в блок 1 выполняет микрокоманду МЗ (позиция 70), в результате чего Формируется значение сигнала 71. Если сигнал 71, поступающий одновременно на вход 17 блока 5 и входы элементов 12 и 13 действительно оказывается равным нулю (фиг.ба), срабатывает элемент 13. Единичный сигнал с его выхода поступает через элемент Ц 11 на вход 26 коммутатора 10, вследствие чего последний обеспечивает поступление на вход регистра 7 микро команды М. Мик0окоманда М заносится в регистр 7.По адресной части микрокоманды М. и значению условия, равному нулю, блок 5 формирует адрес микрокоманды М5, которая затем выбирается из блока {позии,ий б9). При поступлении пятого синхроимпуль са 68 блок 1 выполняет микрокоманду И( позиция 70), микрокоманда М5 заносится в регистр 7,а по ее адресной насти блок 5 формирует адрес следующей микрокоманды этой ветви и т.п. Если сигнал 71 в результате выполнения микрокоманды МЗ по четвертому синхроимпульсу 68 принимает все же маловероятное значение, равное 1 ( фиг.6б ),ни один из элементов 12 или 13 не срабатывает. При этом на входе 26 коммутатора 10 при сутствует нулевой сигнал, вследствие чего коммутатор 10 передает н информационный вход регистра 7 код холостой микрокоманды NOP с входа 11 микропроцессора. Код холостой микрокоманды задается на входе 11 с помощью перемычек или диодных венти лей. В регистр 7 заносится холост микрокоманда. Одновременно по адрес ной части микрокоманды М и значени условия, равному 1, блок 5 формирует адрес микрокоманды Мб. При поcfyплeнии пятого синхроимпульса 68 блок 1 выполняет холостую микроко манду NOP, микрокоманда Мб заноситс в регистр 7, а по ее адресной части выбирается микрокоманда М7 и т.д. п„ При выполнении многих операции блок 1 обращается к блоку внешней памяти или внешнему устройству, выставляя на адресный выход 3 микропроцессора соответствующий адрес. Блок внешней памяти и внешние устройства, с которыми взаимодействует микропроцессор, на фиг.1 не показаны. Если необходимо записать информацию в блок внешней памяти или внешнее устройство, что указывается в текущей микрокоманде, на выходе 8 микропроцессора устанавливается сигнал, соответствующий режиму записи. ЗапИсываемые данные передаются на информационный выход микропроцессора с выхода блока 1. При чтении информации из блока внешней памяти или внешнего устройства на выход 8 поступает сиг нал чтения, а считываемые данные передаются в блок 1 с входа 2 микропроцессора. . Код, поступающий с первого выхода, регистра 7 на вход блока 5, определяет функцию управления логикой флагов. которая заключается либо в установлении выбранного флага в соответствии со значением сигнала на входе 17 блока 5, либо в выдаче содержимого выбранного флага или знач.ений О или 1 на выход 18 блока 5. Работа блока 5 заключается в еле-. дующем. В соответствии с кодом, поступающим на вход 2k блока 5, на одном из выходов дешифратора S вырабатывается управляю14ий сигнал. Если происходит установка одного из группы триггеров 55, по единичному сигналу с выхода дешифратора открывается один из группы элементов 5б. При поступлении синхроимпульса 68 на вход 15 на выходе элемента 56 вырабатывается импульс, по заднему фронту которого , в соответствующий триггер 55 зано-т сится значение сигнала на входе 17 ° блока 5. Если значение одного из группы триггеров 55 выдается на выход 18 блока 5, по единичному сигналу с соответствующего выхода дешифратора 5k открывается один из группы элементов 57 и содержимое триггера 55 через элементы 57 и б2 и поступает на выход 18 блокл 5. Для оценки преимуществ данного микропроцессора в качестве базового объекта выбран микропроцессор,встроенный в быстродействующий арифмети- ческий процессор, который входит в состав системы обработки экспериментальных данных, построенной на базе ЗВМ ЕС 1022. Базовый микропроцессор построен аналогично прототипу. В предлагаемом микропроцессоре потеря производительности за счет холостого цикла происходит только в случае перехода по маловероятному значению условия, в отличие от базового объекта,где холостой цикл присутствует при выполнении каждого условного перехода. Даже при равной вероятности обоих направлений в среднем данный микропроцессор дает 13 зыигрыш в 50 случаев выполнения переходов в программе. Однако в большинстве случаев вероятности переходов не одинаковы и их неслож ло определить. Например, при необходимости повторения циклической программы R paз значение вероятности возврата а цикл R раз выше, 10 чем значение вероятности выхода из цикла. 8 реальных микропрограммах экономия времени выполнения имеет место в среднем при выполнении 50-95 условных переходов. Поэтому Б предлагаемом микропроцессоре потери производительности в два раза , чем в базовом объекте.

5

Фиг. в