Запоминающее устройство с автономным контролем Советский патент 1983 года по МПК G11C29/00 

второй вход которого подключен к выходу третьего счетчика импульсов и первому входу шестого элемента И, второй вход которого соединен с третьим входом третьего блока срсвнения и выходом четвертого счетчика импульсов, вход которого подключен к выходу второго регистра и второму входу четвертого элемента И, выход которого соединен с входом третьего счетчика импульсов, выходы третьего блока сравнения подключены соответственно к третьему входу шестого элемента И и к первому входу третьего элемента ИЛИ, второй вход .которого соединенс выходом шестого элемента И, выходы второго и третьего элементов ИЛИ подключены соответственно к третьему и к четвертому входам блока управления, пятый и шесдой выходы которого соединены соответственно с первым входом счетчика адресов и с третьими входами первого и второго элементов И и вторым входом счетчика адресо

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЬаМ КОНТРОЛЕМ , содержаще е оперативный накопитель, одни из вЫ ходов которого соединены с одними из входов блока декодирования, блок кодирования, блок управления, первые вход и выход которого являются управляющими входом и выходом устройства, второй вход подключен к выходу первого Влока сравнения, а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, о т личающееся тем, что, с целью увеличения эффективной емкос. ти и повышения надежности запоминающего устройства, в него введены пос-, тоянный накопитель, сумматоры по модулю два, счетчик адресов, формирователь сигналов кратности ошибок, второй и третий блоки сравнения, счетчики импульсов,; переключатели, элементы ИЛИ, элементы И и третий регистр, вход Которого подключен к выходу блока кодирования, инверсный выход соединен с первым в.ходом первого переключателя, а прямой выход с вторым входом первого переклнзчателя и перовым входом первого сумматог ,ра по модулю два, второй вход и вы(ход которого подключены соответст Зенно к выходу первого, элемента И и к /первому входу второго переключатели, выход которого соединен с первым информационным входом оперативного накопителя, второй информационный вxofl и другой выход которого.подключены соответственно к выходу второго элемента Ник первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика адресов и первым входом в.торого -элемента И, а выход - с входом постоянного накопителя , выход к-оторого подключен к первым входам первого, третьего и четвертого элементов И и первому -входу втррого сумматора по модулю два, второй вход которого соединен с выходом блока декодирования, а т третий вход - с другим входом блока декодирования, вторыми входами первого и второго элементов И и первым входом блока управления, четвертый (Л выход которого подключен к третьему входу первого переключателя,, выход которого соединен с вторым входом второго переключателя и одним -из вхо- дов первого блока сравнения, другие входы которого подключены к одним из выходов оперативного накопителя, а вьоход соединен с другими входами о первого и второго регистров, причем выход первого регистра подключен к X) входу первого счетчика импульсов и второму входу третьего элемента И, -Кп выход которого соединён с входом вто SD рого счетчика импульсов, первые и вторые входы пятого элемента И и Э второго- блока сравнения подключены соответственно к выходу первого счетчика импульсов и к выходу второго счетчика импульсов, выходы второго блока сравнения соединены соответственно с третьим входом пятого элемента И и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, третий вход второго блока сравнения соединен с выходом формирователя сигналов кратности ошибок и первым уходом третьего блока сравнения.

Изобретение относится к вычислительной технике, в частности к запо минающим устройствам. Известно запоминающие устройства с автономным контролем, содержащее основной накопитель, память контрол ных разрядов (например, по Коду Хэмминга), схему контроля, дешифратор, счетчик и группу элементов Исключающее ИЛИ С 1. Недостатком этого устройства является невозможность исправления двух и более ошибок. Наиболее близким к изобретению является запоминающее устройство с автономным контролем, содержащее на копитель, адресный вход которого подключен к блоку управления, а раз рядный вход и выход - к блоку кодирования и блоку Декодирования соответственно,первый регистр,вход ко-. торого подсоединен к выходу блока декодирования, второй регистр, выход которого через блок элементов ИЛИ подключен к блоку декодирования, блок элементов И, схему равенства кодов, входы которой подклю чены, к одним выходам регистров, а в ход - к блоку управления, дополнительный блок элементов ИЛИ, выход которого подсоединен к выходной шине устройства, а входы- - к другим выходам регистров и выходу блока элементов И, информационный вход ко торого подключен к одному из выходо одного из регистров и одному из вхо . дов блока элементов ИЛИ, управляющий вход .подсоединен к входу блока управления у а управляющий выход - к выходу блока управления 2. Недостатками этого устройства являются низкая надежность и малая эффективная емкость, так как оно не обеспечивает исправление ошибок с кратностью, превышающей корректирующую способность используемого корректирующего кода при двух и более дефектах в ячейках накопителя, исправление ошибок производится только при условии отсутствуя двух и более дефектов .в ячейках накопителя и несистематических сбоев, а для коррекции ошибок без этих ограничений необходимо увеличить количество дополнительных контрольных разрядов накопителя, что ведет к снижению эффективной информационной емкости устройства. Цель изобретения - увеличение эффективной емкости и повышение надея ности запоминающего устройства. Поставленная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее оперативный накопитель, одни из выходов которого соединены с одними из входов блока декодирования, блок кодирования, блок управления, первые вход и выход которого являются управляющими входом и выходом устройства, второй вход подключен к выходу первого блока сравнения, а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, введены постоянг ный накопитель, сумматоры по модулю два, счетчик адресов, формирователь сигналов кратности ошибок, второй и третий блоки сравнения, счетчики импульсов, переключатели, элементы ИЛИ, элементы И и третий регистр, вход которого подключен к выходу блока кодирования, инверсный выход соединен с первым входом первого переключателя, а прямой выход - с вторым входом первого переключателя и первым входом первого сумматора по модулю два, второй вход и выход которого подключены соответственно к выходу первого элемента И и к первому входу второго переключателя, выход которого соединен с первым информационнЕлЕМ входом оперативного накопителя, второй информационный вход

и другой выход которого подключены соответственно к выходу второго . элемента И и к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика ад- . ресов и первым входом второго элемента И, а выход - с входом постоянного накопителя, выход которого подключен к первым входам первого, третьего и четвертого элементов И и первому входу второго сумматора по модулю два, второй вход которого соединен с выходом блока декодирования, а третий вход - с другим входом блока Декодирования, вторыми входами первого и второго элементов И и первым входом, блока управления, четвергтый выход которого подключен к третьему входу первого переключателя, выход которого соединен с вторым входом второго переключателя и одним из входов первого блока сравнения, другие входы которого подключены к одним из выходов оперативного нако- пителя, а выход соединен с другими входами первого и второго регистров, причем выход первого.регистра подключен к входу первого счетчика импульсов и второму входу третьего элемента И, выход которого соединен с входом второго счетчика импульсов, первые и вторые входы пятого элемента И и второго блока сравнения подключены соответственно к выходу первого счетчика импульсов и к выходу второго счетчика импульсов, выходы второго блока сравнения соединены соответств енно с третьим входом пятого элемента И и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, третий вход второго блока сравнения соединён с выходом формирователя сигналов кратности ошибок и первым входом третьего блока сравнения , второй вход которого подключен к выходу третьего счетчика импульсов и первому входу шестого элемента И, второй вход которого соединен с третьим входом третьего блока сравнения и выходом четвертого счетчика импульсов, вход которого подключен к выхЬду второго регистра и второму входу Четвертого элемента И, выход которого соединен с входом третьего счетчика импульсов, выходы третьего блока сравнения подключены . соответственно к третьему входу шестого элемента И и к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, выходы второго и третьего элементов ИЛИ подключены соответственно к третьему и к четвертому; входам блока управления, пятый и шестой выходы которого соединены соответственно с первым входом счетчика адресов и с третьими входами первого

и в-торого элементов И и вторым входом счетчика адресов.

На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг, 2 - функциональная схема блока управления; на Фиг. 3 - матрица согласующих кодовых слов, записанных в постоянном накопителе.

Устройство содержит (фиг. 1) оперативный накопитель 1, блок 2 ко0дирования, блок 3 Декодирования, блок 4 управления, первый 5 и втоР1ОЙ 6 регистры, первый блок 7 сравнения, третий регистр 8, первый 9 и второй 10 переключатели, первый 11 и второй 12 сумматоры по модулю два,

5 счетчик 13 адресов, постоянный накопитель 14, первый 15, второй 16 и третий 17 элементы ИЛИ, первый - шестой 18-23 элементы И, первый - четвертый 24-27 счетчики импульсов, фор0мирователь 28 сигналов кратности ошибок, второй 29 и третий 30 блоки сравнения. Устройство включает также адресные входы 31, информационные входы 32 и выходы 33 устройства, пер5вый информационный вход 34 оператив- . ного накопителя, управляющий вход 35 устройства, второй - четвертый 36-38 входы и первый - шестой 39-44 выходы блока управления, выходы 45, 46

0 и второй информационный вход 47 оперативного накопителя.

Блок управления (фиг. 2) содержит триггер 48, элемент ИЛИ 49, элементы И 50 и 51, триггеры 52-54, элементы ИЛИ 55и 56, элементы И 57-60

На фиг. 3 обозначены номера 62 согласующих кодовых слов и контрольные разряды 63 кода.

Устройство работает, следующим об0разом.

В цикле записи входные информационные сигналы поступают по входу 32 в блок 2 (фи.г.1), который формирует проверочные сигналы линей-

5 ного кода. Кодовое слово через прямой выход Регистра 8, сумматор 11 и переключатель 10 записывается в накопитель 1 по входу 34. Запись информационных сигналов производится

0 в накопитель 1 по адресу, поступающему на его входы 31.

Сигнал Запись, поступающий по вxoдS 35 устройства, запрещает прохождение выходных сигналов счет5чика 13 через элемент И 19 на информационный вход 47 накопителя I. Таким образом, в накопителе 1 записывается первичное кодовое слово. Затем производится контрольное считывание первичного кодового слова по

0 выходу 46 накопителя 1. Блок 7 определяет равенство считываемого первичного кодового слова записываемому, которое хранится в регистре 8 и поступает с его прямого выхода череэ

5 переключатель 9 на другой блока 7. При их равенстве отсутствует сигнал Ошибка на выходе блока 7 и блок 4 по выходу 39 выдает сигнал Готовность, что означает возмож ность записи (или считывания) следу щего кодового слова. Если блок 7 обнаруживает несовпа дение считываемого слова записываемому первичному кодовому слову,-он выдает сигнал Ошибка, поступающий на вход 36 блока 4 и входы реристров 5 и б. Блок 4 сформирует по выходу 40 сигнал Первая запись , разрешающий запись сигнала Ошибка в регистр 5, по выходу 4 .сигнал Прямой-инверсный, перекл чающий выход инверсной информации с регистра 8 через переключатели 9 и 10 на вход 34 накопителя 1 и вход блока 7, по выходу 39 - отсутствие сигнала Готовность,- а по выхо-, ду 43 сигнал Пуск, запускающий счетчик 13, В Результате этого первичное кодовое Слово с инверсного выхода регистра 8 записывается в накопитель 1 по входу 34 и поступае на вход-блока 7, запись (считывание следующего слова в запоминающее уст ройство запрещена, накопитель 14 под воздействием адресов, вырабатываемых счетчиком 13 и поступающих на его вход, через элемент ИЛИ 15, выдает информационные сигналы согласующих кодовых слов. Согласующие {содовые слова записаны в накопителе 14 в виде матрицы ,С (фиг. 3), ко торая обладает следующими свойствам все строки матрицы являются кодовы--;ми словами линейного кода, формируе мого в блоке 2; номера всех согласу щих кодовых слов различны. . При записи сигнала Ошибкав регистр 5 с помощью элементов И 20, 22, 23, счетчиков 24, 25, блока 29 и формирователя 28 производится пои такого согласу4ощего кодового слова матрицы С, чтобы при записи в дефектную ячейку накопителя 1 суммы по модулю два первичного кодового слова с одним из согласующих кодовых слов возникало как можно меньше -ошибок, по крайней мере меньше или равно числу ошибок К, заданному формирователем 28. При этом счетчиком 24 производит ся подсчет числа ошибок, вызванных Дефектами ячеек накопителя 1 при за писи первичного кодового слова в прямом виде, счетчик 25 определяет число несовпадений сигналов согласу щего кодового слова, поступающего с выхода постоянного накопителя 14, и сигнала Ошибка с выхода регис ра 5, блок 29 производит сравнение чисел с выходов счетчиков 24, 25 и формирователя 28. При равенстве чисел на выходе счетчиков 24, 25 и формирователя 28 Формируется пер- вый сигнал стоп элементом И 22 . Этот сигнал формируется так же, если числона выходе счетчика 24 большена число К и более числа на выходе счетчика 25 и поступает с другого выхода блока 29 через элемент ИЛИ 16 на вход 37 блока 4, который по выходу 44 формирует сигнал Стоп, останавливающий счетчик 13. На выходе счетчика 13 содержится номер (адрес) согласующего кодового слова матрицы С, содержащейся в,накопителе 14. Производится контрольное считывание инверсного кодового слова и сравнение его с инверсным кодовым словом, хранящимся в регистре 8 и поступающим через переключатель 9 на другой вход блока 7. При отсутствии сигнала Ошибка на выходе блока 7 номер (адрес) согласующего кодового слова с выхода счетчика 13 через элемент И 19 записывается по входу 47 в накопитель 1, а сигнал согласующего кодового слова с выхода накопителя 14 через элемент И 18 складывается в сумматоре 11 с первичным кодовым словом, хранящимся на прямом выходе регистра 8, и поступает через переключатель 10 на вход 34 накопителя 1, Если блок 7 обнаруживает несовпадение считываемого слова записываемому первичному кодовому слову, он выдает сигнал Ошибка, поступающий на вход 36 блока 4. Блок 4 формирует по выходу 41 сигнал Вторая запись, разрешающий запись сигнала Ошибка в регистр 6, по выходу 42 - сигнал Прямой-инверсный, по выходу 39 подтверждает отсутствие сигнала Готовность, а по выходу 43 - сигнал Пуск, снова запускающий счетчик 13. Далее с помощью счетчиков 26, 27, элементов И 21, 23 и блока 30 производится поиск такого согласующего кодового слова Матрицы С, чтобы при записи в Дефектную ячейку накопителя 1 суммы по модулю два первичного кодового слова с одним из согласующих кодовых слов С и первичного кодового слова с этим же согласующим кодовым словом С возникало как можно Меньше ошибок, по крайней мере меньше или равно числу ошибок К, заданному формирователем 28. На входы 37 и 38 блока 4 поступают первый и второй сигналы Стоп. Когда они поступают одновременно, блок 4 по выходу 44 формирует сигнал Стоп, останавливающий счетчик 13. Номер (адрес) кодового слова с выхода счетчика 13 через элемент И 19 записывается по входу 47 накопителя 1, а сигналы согласующего

кодового слова с выхода накопителя 1 складываются по модулю два с первичным кодовым словом и записываются по входу 34 накопителя 1 с выхода сумматора 11 через переключатель 10 По выходу 39 ,блок 4 вырабатывает сигнал Готовность.

При считывании информации из устройства информационные сигналы поступают с выхода 46 накопителя 1 в блок 3, который исправляет с помощью проверочных разрядов корректирующего кода ошибки, возникающие при записи, считывании и хранении информации в ячейках накопителя 1.

При этом на выходе 45 накопите-; ля 1 появляется номер согласующего кодового слова, являющийся адресом ячейки накопителя 14 и поступающий на его вход через элемент ИЛИ 15. Согласующее кодовое слово с выхода накопителя 14 складывается по модулю два с информационным кодовым словом, поступающим с выхода бло-гка 3, и поступает.с выхода сумматора 12 на выход 33 устройства, прИ этом восстанавливается исходное информационное слово.

Пример. Для исправления отказов двух запоминакяцих элементов накопителя 1 и одного сбоя в 32-pi|3рядных ячейках (, - сбой, tv3i.-2 - дефекта) можно воспользойат ся кодом Хэмминга длины 32 и согласующей кодовой матрицей С (фиг. 31) . Подматрица Н (фиг. 3, пунктир) является проверочной матрицей испбл зуемого в данном случае кода Хэм-минга. Матрица С такова, 4fo при| отказах любых двух запоминающих элементов в ячейк:е накоЛителя 1 согласующее кодовое слово С может быть выбрано таким образом, что сумма его и записанного в устройство информационного слова хранится в этой ячейке без ошибок (число ошибок К в. данном случае равно нулю).

Таким образом, предлагаемое ЗУ устойчиво, например, к отказам любых k или менее запоминающих элементов в любой ячейке накопителя 1 и любым -t-f и менее случайным сбоям. При этом появляется возможность значительно понизить число С (где С - Целое число).согласующих кодовых слов f а следовательно, длину их номеров-1 tog /С/. Так, в приведенном примере число дополнительных проверочных разрядов равно г,. + , где - число контрольных разрядов корректирующего кода. В известном устройстве

2 для исправления такого же количества ошибок ( l,-t2 2) потребуется 15 разрядов корректирующего кода, при этом возрастает сложность блоков кодирования и декодирования. Вследствие того, что случайные ошибки исправляются контрольными разрядами корректирующего кода, а Дефекты с помощью согласующих кодовых слов, несистематические ошики в пре длагаемом устройстве надежн исправляются контрольными разрядами корректирующего кода, что повышает надежность устройства.

Технико-экономическое преимущество предлагаемого устройства заключается в увеличении его эффективной ёмкости и брлее высокойнадежности по сравнению с известным.

Фиг.З