Устройство для коррекции отказов в полупроводниковой памяти Советский патент 1983 года по МПК G11C29/00 

2. Устройство по п. 1, от л ичаюцеес я тем, что блок вычисления дополнительного проверочного вектора содержит третью группу сумматоров по модулю два, группы числовых регистров, седьмую и восьмую группы элементов И и вторую группу элементов НЕ, причем первые входы элементов И седьмой и восьмой труппсоответсвтвенно объединены и являются одними из вводов блока,а вторые входы - другими входами блока, выхал ды элементов И с.едьмой и восьмой групп подключены соответственно к входам числовых регистров первой группы и к входам числовых регистров второй группы, выходы которых соединеньГс входами элементов НЕ второй группы, выходы которых подключены к Одним из уходов сумматоров.

по модулю два .третьей группы,другие входы которых соединены с выходами числовых регистров первой группы, а . ВЕХХоды являются выходами блока. 3. Устройство по п, 1, .о т л ича ю щ е е с я тем, что логический блок содержит третью группу элементов ИЛИ, вх,ады которых, кроме пер;вых, соответственно объединены, а выходы подключены к первым входам элементов И девятой группы, выходы которых соединены с одним из входов сумматоров по модулю два четвертой Группы, выходы которых.являются выходами блока, а другие входы и йто, рые входы элементов И девятой группы являются одними иэ входов блока, причем входы элементов ИЛИ трет1гей грурпы являются другими входами бло, ка.

1. УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ ОТКАЗОВ В ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ, содержащее регистр прямого кода, входы которого являются одними из входов устройства, причем одни иэ входов соединены с выходами элёмен- . тов И первой группы, первые и вторые входы которых подключены к первому и к второму выходам блока кодирова-ния, входы которого соединены с ВЫХС5дами элементов ИЛИ первой груп.пы, первые и вторыевходы которых сочинены с выходами элементов И второй и третьей групп соответственно, выхо-ды .регистра прямого кода подключены К: одним их входов элементов И четвёртой группы, а один из выходов - со.ответсвенно к одним из входов эле- / . ментов И второй группы и к. одним иа: входов блока сравнения, и эла ентов НЕ первой группы, выходы которых соединены с одними из входов элементов И пятой группы, выходы эл««ентов И четвертой и пятой групп подключены соответственно к первым и к вторым входам элементов ИЛИ второй груп пы, другие входы блока сравнения соединены с выходами регистра инверсного кода, одни из выходов которого , . подключены к одним из входов элементов И третьей группы, одни из выхо- , дов и один из входов блокё1 сравйения соединены соотвётств.енно с одними из входов логического блока, выходы которого и выходи элементов ИЛИ второй группы являются выходами устрой ства, третьи входы элеяентов И первой группы и другие входы элементов И групп с второй.по пятую подключены . к выходам блока $ |Ьравления, входы которого и входы регистра инверсного, кода являются другими входами устройства, отличающеес я тем, что,с целью повышения надежности устройства, в него введены блок ана- лиза отказов, сумматор по модулю два, регистр конт,рольного кода, триггер, группы сумматоров по модулю два, регистр основного проверочного вектора, блок вычисления дополнительно,го проверочного вектора и шестая соединены соответственно с другими вы- .. g ходами блока.сравнения и с выходом (Л триггера, первый вход которого родключей к выходу сумматора по модулю два, входы Kojroporo соединены соответственно с другими выходами регистра прямого кода и с выходами суммато-р tpdB по модулю два первой группы, . .входы которых подключены к одним .из выходов регистра прямого кода и первым входам сумматоров по модулю два второй группы, вторые входы которых- соединены с выходами регистра со со контрольного кода, инверсные входы которого подключены к выходам элеме тов и шестой группы, а прямые сх входы соединены с вторым выходом бло.ка кодирования, третий выход которого подключен к одним из входов блока вычисления дополнительного проверочного вектора, другие входы которого .являются управлЙЙЩими, а выходы co-v единены с.одними из входов блока анализа отказов, выходы и другие входы которого подключены соответ.ствённо к другим входам логического блока и к выходам регистра основноге проверочного вектрора, входы котороГО;соединены с выходами сумматоров по модулю два второй группы, другой вход триггера является управляющим.

Изобретение относится к вычислительной технике и может быть использовано при. изготрвлении больших интегральных схем запоминакицих устррйств (БИС ЗУ)с многоразрядной .opra нйзацией накопителя, имеющих большую плсзсдадь кристаллов и блоков памяти повыиенной надежности. . Известно устройство для коррекции отказов в полупроводниковой памяти, содержащее регистры, блок сравнения и логические элементы . Недостатком этого устройства является низкая надежность. Наиболее близким к изобретению по технической .сущности является устрой ство для коррекции откаэ.ов в полупро водниковой памяти, содержащее регист .прямого кода, в котором первые, вторые и третий входы соединены с одними из .входов устройства, вторые и третий входы связаны также с выходами первых элементов И, первые и второй входа которых .связаны с соответствующими выходами блока кодирования, входы которого подключены к выходгш первых элементов ИЛИ, .первые и вторые вход0:1 которых связаны со- . ответст веннр с выходами вторых и третьих элементов И, первые и вторые выходы регистра п|)ямого кода подключены к соответствующим входам четвертых элементов И и череэ эле.менты НЕ - к соответствующим входам пятых элементов И, выходы четвертых и пятых элементов И связаны с входаг ми вторых элементов ИЛИ, выхсщы которых подключены к одним из выходов устройства, третий выход регистра . . . 2 . прямого кода соединен с соответствующим входом четвертых элементов И, первые выходы регистра прямого кода связаны также с одними из входов вторых элементов И, первыми вх,одами блока сравнения и первыми.входами блока исправления ошибок, вторые входы блока сравнения подключены к первым выходам регистра инверсного кода и к одним из входов третьих элементов И, третьи и четвертые входы блока сравнения связаны соответственно с рымй выходами регистров прямого и инверсного кодов, входы регистра инверсного кода соединены с другими входами устройства, первые выходы блока сравнения соединены с вторьми входами блока исправления сшибок, выход которого подключен к вторым выходам устройства, вторыевходы первых, вторых и третьих элементов И, а такжечетвертые и третьи входы соответственно четвертых и пятых элементов И соединены с выходами блокауправления С2 Jf. Недостатке известного устройства являе тся низкая надежность, так как оно позволяет корректировать число отказов, равное количеству дополнительньос контрольных разрядов Нс1копи- теля при условии, что количество от казов в группах разрядов йнформаци-., онного слова, коитролируемьк соот- ; ветствующими кoнтpoльны tи разрядами KOf(a Хеммияга, не более одного. Од- : нако, если отказ возникает в разряде, двоичный номер которого состоит только из единиц (т.е. числа 1, где ,3,..., Р, Р - целое число), то скорректировать можно не более одной ошибки; в информационнее слове, поскольку в других случаях в некоторых группах разрядов будет более; одного отказа, и эти отказы не будут исправлены. Цель изобретения - повышение надежйости устройства.;. Поставленная цель достигается , тем, что в устройство для коррекцки отказов в полупроводниковой содержащее регистр прямого кода, . входы которого являются одними из входов устройства, причем одни из; входов соединены с выходами злементов И первой группы, первые и вторые .входы которых подключены к первому и к второму в{лходам блока кодирования, входы которого соединены с ходами- элементов ИЛИ первой группы, первые и вторые входы которых соединены с выходами элементов И вто- рой и третьей групп соответственно, .выходы регистра прямого кода подклю чены к одним из входов элементо1а И четвертой группы, а одни из выходов - соответственно к одним из вхо дов элементов И второй группы и к одним из входов блока сравнения и элементов. НЕ. первой группы,, выходы которых соединены с-одними из вхо- дов элементов И пятой группы, выхо ды элементов И четвертой и пятой групп подключены соответственно к первым и к вторым входам элементов ИЛИ второй группы другие входы блс ка сравнения соединены с выходами регистра инверсного кода, одни из выходов которого подключены к; одним из входов элементов И третьей группы, одни из входов блока сравнения соединены соответственно с одними из входов логического, блок а, в ыходы которого и выходы элементов ИЛИ второй группы являются выходами устройства, третьи входы элементов И nepiвой группы и другие входы элементов И групп с второй по пятую подключены к выходам блока управления/ входы которого и входы регистра инверсно го кода являются другими входгми устройства, введены блок анализа отказов, с матор по модулю два:,. . регистр контрольного кода, триггер, группь сумматоров по модулю два, рёгистр Основного проверочного векто ра, блок вычисления дополнительного проверочного вектора и шестая группа эли(ентов И, входы которых сое-, динены соответственно с другими выгходами блока сравнения и с выхояом триггера, первый вход которого псдключен к выходу сумматора по nfQiiyjdo два, входы которого соедивены сррФветственно с другими выходами регист ра прямого кода и с вькодаъяя cyvMa торав по модулю два первой группы, |входы которых подключены к одним из выходов регистра прямого кода и пер-1 вым входам сумматоров по модулю двв второй группы, вторые входы которых соединены с выходами регистра контрольного кода, инверсные входы которого подключены к выходам элементов И шестой группы, а прямые входы соеп динены с вторым выходом блока кодирования, третий .выход которого подключен к .одним из входов блока вычисления доплнительного проверочного вектора, другие входы которого являются управляющими, а выходы соедине-. ны с одними из входов блока анализа отказов, выходы и другие входы которого подключены соответственно к другим входам логического блока и к выходам регистра основного проверочного вектора, входы которого соединены fc выходами сумматоров по модулю два второй группы, другой вход триггера является управляющим. . Кроме тоге, блок вычисления дополнительного проверочного вектора содержит третью группу сумматоров по модулю два, группы числовых регистров, седьмую и восьмую группы элементов И и вторую группу элементов НЕ, причем первые входы элемен-, . тов И седьмой и в.осьмой группы соответственно объединены и являются одними из входов блока, а вторые входы - другими входами блока, выходы элементов И седьмой и восьмой группы подключены соответственно к входам числовых регистров первой группы и к входам числовЕЛС регистров второй группы, выходы которых соединены с входами элементов НЕ второй группы, выходы которых подключены к одним из входов сумматоров по модулю два третьей группы, другие входы котОрых соединены с выходами числовых регистров первой группы, а выходы являются выходами блока. При логический блок содержит третью группу элементов ИЛИ, входы которых, кроме первых, соо.тветственно объединены, а выходы подключены к первым входам.элементов И девятой группы, выходы которых соединены с одними из входов сумматоров по модулю два четвертой группы, выходы которых являются выходами блока, а другие входы и BTOfoie входы элементов И девятой группы являются одними из входов блока, причем входы элементтов ИЛИ третьей группы являются дру-. гимн входами блока. ./ ; ,. . На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг. 2 - схема блока вычисления дополнительйого проверочного вектора; на фиг.. 3 - схема-логического .блока; на фиг. 4 - сх&ла блока анализа отказов; на фиг. 5 -проверочная матрица, поясняющая работу устройства. Устройство содержит (фиг. 1) регистр 1 прямого кода с выходами 2 г 4, группы элементов И с первой по .четвертую 5 - 8, первую 9 и вторую группы элементов ИЛИ/ блок 11 кодир вания, блок 12 сравнения, логический блок 13 с входами 14, 14, и l-Jj, первую 15 и вторую 16 группы сумматоров по модулю два, сумматор 17 по модулю два. fia фиг. 1 обозначены одни из входов 18 - 20 устройства, первый 21 и второй 22 выходы блока кодирования. Устройство содер жит также регистр 23 контрольного кода, пятую 24 и шестую 25 группы элементов И, регистр 26 основного проверочного вектора, триггер 27, блок 28 анализа отказов с входами блок 30 вычисления до29- и 29 полнительного проверочного вектора с одними из входов 31, регистр 32 инверсного кода с выходами 33 и 34 и входами 35,первую группу элементов НЕ 36 и блок 37 управления. На фиг. 1 обозначены также выход 38 и 39 блока сравнения, выходы 40 и 41 устройства и ВЫХ.ОДЫ 42 блока управления.. Блок 20 вычисления дополнительно го проверочного вектора содержит (фиг. 2) седьмую 43 и восьмую 44 группы элементов И, первую 45 и вто рую 46 группы числов.ых регистров, вторую группу элементов-НЕ 4,7 и третьк группу регистров 48 по модул два. - - , . . . Логический блок 13 содержит ЛФиг. 3) третью группу элементов ИЛ 49, девятую группу элементов И 50 и четвертую группу сумматоров 51 по м)дулю два. Блок анализа отказов содержит (фиг. 4) группы сумматоров 52 - 55 по модулю два и группы элементов ИЛИ-НЕ 56 - 59. На фиг. 5 обозначены общая прове рочная матрица 60 кода Хетлминга информационных .разрядов, матрицы 61 63 каждой из частей общей проверочной матрицы и единична я матрица 64. Устройство работает следующим образом. . В блоке 11-формируются не только контрольные разряды инфор1 1ационного слова, но и группы контрольных разр цов частей, на которые разбиваетс информационное слово, причем число разрядов в каждой части соответству эт степени двойки. При этом используется слеяугацёе свойство; если про верочно матрице Н|,(где целые числа) кода Хемминга число i в строке инфо1шационных символов нечетно, т.е. в случае: ns7, к «4, прямой код ООП 100, то при. инвертировании К разрядов инверсное кодо вое слово имеет вид- 1100 011, т,. инвертируются и проверочные разряды в цикле записи информационное слово, состоящее из К разрядов, по входам 18 заносится в регистр 1. Через его выходы 2, элементы И 6 и элементы.ИЛИ 9 слово поступает в блок. 11, где вырабатываются в. соот-. ветствии с кодом Хемминга р контрольных разрядов и (р+1)-й разряд, значение которого равно сумме .по модулю два значений р разрядов. Эти разряды соответственно по выходам 21 н 22 блока 11 и через злементн И 7 по входам 19 и 20 заносятся в (р+1)-е разряиаы регистра 1. Сформированное таким образом кодовое елово, состоящее из и (К+Р+1) разрядов, через элементы И 8 и один из элементов ИЛИ 10 и далее через выходы 41 заносится в накопитель (не показан) по выбранному адресу. На зтом цикл записи.окончен. . В цикле считывания И-разрядное c.ftbBO (в слове могут быть отказаны) в прямом кдце по входам 18 -20 считывается из накопителя в регистр 1. Считанные К информационных разрядов через выходы 2 регистр 1 и элементы И 6 и ИЛИ 9 поступают в блок 11, где вырабатываются Р новых контрольных битов , и через выходы 22 блока 11 заносятся в регистр 23.. Одновременно на выходах сумматоров 15 вырабатывается (Р+1) контрольный разряд и на сумматоре 17 сравнивается с ..(P+JL) - разрядом, считанным нз накопител.я. Если эти биты одинаковы, то на выходе cyMMaTopia 17 будет ну- . левой сигнал (в противном случае €яиничный), который заносится в триггер 27. В это же время на выходах 31 блока 11 вырабатываются в группй Р контрольных разрядов, которые записываются через элементы И 43 (фиг. 2) в соответствующие регистры 45.ЙЛрка 30. :- Проле этих операций (K-fp) символы прямого кода инвертируются на элементах НЕ 36 (фиг.1) и через, элементы И 24, ИЛИ 10 заносятся в те же ячейки накопителя. Ilocjie этого производится контрольное бчитывание информации в инверсном коде по входам 35 в регистр 32. По выходам 34 К инверсных разрядов через элементы И 7 и ИЛИ 9.поступают в блок 11, где вырабатываются на выходах 31 S новых групп Р разрядов, которые заносятся в регистры 46 блрка 30. . В блоке 12 сравниваются соответствующие К и РА разрядов, полученньос при двух считываниях. В тех позициях, где р1азряды Pтличaюtcя, на сортветствукщих из выходов 38 и 39 блока 12 находятся символы . .Результат сравнения с выходов 38 поступает на входы элементов И 25 и, если в триггере 27 записана ,

то едиличдее сигналы на выходах эле ментов И 25 инвертируют соответствующие разряды в регистре 23, которы |. далее сравниваютсд насумматорах16 с соответствующими Pj. разрядами, В результате сравнения вырабатываете проверочный вектор, равйый сумме по модулю два дефектных информационных разрядов/ который записывается в ре истрч2б. При этом считается, что в каждой из в групп должно появиться 10 не более одного отказа.,

Выработанные на выходах блока Зб /дополнительные проверочные векторы (для каждой из в групп) сравниваются в блоке 28 с njgOBерс ч21ым вектором, 15 :содержащимся в регистре 26.Это неов;ХОдимо для того, чтобы установить, в каком разряде возникает согласованный,а в каком - несогласованный отказ. Пусть, например, в некоторую 20 ячейку записывается символ 1 , в . этом же состоянии находится и дефектйая ячейка. Псокольку отказ согласованный, то можно считать, что сжюбки нет. Но эют отказ обнаруживается 25 блоком 12 и выявляется на выходе 39. Чтобы исключить ошибку при анализе двух типов отказов, в блоке 28 про-в.ерочный Вектор из регистра 26 поразрядно сравнивается на соответствующих,(ИЗ сумматоров 52 - 55 (фиг.4) со всеми сочетаниями дополнительных проверочных векторов.

Если в считанном слове есть несогласованные отказы, то при сложений основногсэ проверочного вектора с со- 35 ответствующим дополнительными на выходе соответствующего из сумматоров: 52 - 55 блока 28 находятся все ненулевые символы, а на выходе соеди- ненных с ними элементов ИЛИ-НЕ 56-59 40 находится единичный символ, который через один из входов 14 поступает в блок 13. Считаем, что такая ситуация возникает при совпадении основного и дополнительнрго провероч-45 ных векторов несогласованных отказов.

На выходах- тех элементов И 50 (фиг.З), где совпадают Ч с выходов элементов ИЛИ 49 и со входов 14 м (т.е с выходов блока 12), находятся единичные сигналы, которые на соответствующих им с.умматорах 51 инвертируют неправильно считанный символ и на выходах 40 восстанавливается правильная информация. На позициях согласованных отказов инверсии не будет, поскольку на выходах соответствующих из элементов И 50 находятся нулевые сигналы.

В качестве примера рассмотрим хра-40 {некие 16- разрядного слова А 1011 0111 0010 ОНО в накопитёйе. 15 данном случае to Л, р а 5. Записыва л проверочную матрицу Я (нули не обозначены),16

Сформированные блоком 11 Р и Р+1 }раэря; д составляют с К разряд ми прямое кодовое слово BrlOll 0111 0010 ОНО 11001 1; (Р+1)-е разряды поставлены в конец кодового слова. Слово Б через элементы И 8 и ИЛИ 10 записывается по нужному адресу, в накопитель .

Предположим, например, что в ячейках, определяемых этим адресом, пять отказов: первый разряд пос/тоянно находится в состоянии О, пятый - 1 , десятый пятнадцатый - Jl; восемнадцатый О .т.е. в информационных разрядах кодо:вого слова, при считывании прямого ко;Да проявляются три несогласЬванных и 9дин согласованный (в пятнадцатом разряде) отказы, кроме того, несогласованный отказ будет и среди контрольных разрядов (в восемнадцатом :. разряде) . Таким образе, считанное слово имеет следующий вид: 1111 0110 0110 10001 1 (отказавшие разряды подчеркнуты). Информационные разряды слова В поступают, в блок 11 на выходах 22 которого формируются контрольные биты (01011), которые записываются в регистр 23. Одновременно сук1маторы 15 вырабатывают на выходе символ О, который на сумматоре 17 сравнивается с 1(Р+1)го разряда. В триггер 27 записы.вается 1 . На выходах блока 11 вырабатываются четыре группы.дополнительных символов (10001,11111,00110, 00011) и по входам 31 заносятся, в четыре регистра 45 блока 30;

После этого K-fP разрядов прямого кодового слова инвертируются, и через элементы И 24 заносятся в накопитель по тсяну же адресу.

При контрольном считывании с учетом типа отказов имеем слово 1000 1101 1011 10011. В регистры 46 блока 30 записываются четыре НОВЕЛС группы дополнительных символов (10100, 01101,11100,01101) и на выхбдах блока 30 формируются проверочные векторы отказов по группам: 11010;0ilpl;00101;10001, которые соответствуют столбцам проверочной матрицы. В блоке 12 формируется слово, соответствующее отказам, разряды которого, содержат число Ч: 1000 1UOO 0100 ООЮ 01000. Инверсия второго дополнительного разряда в триггере 27 позволяет установить точное значение разрядов проверочного вектора lOOlO,который хранится в ре.гистре 26.В блоке 28 установлено, что сумма ОСНОВНОГО и дополнительных проверочных векторов равна нулю (по :,модулю дв.а) .На выходах первого, вто,рого и третьего из элементов ИЛИ 49 , находится ецциничные сигналы, позволякхцие правильно восстановить инфор- М ционные символы,которые записывались в накопитель:101101100100110, а инверсия пятнадцатого разряда не будет произведена.

, Таким образом,в кодовом слове удалось исправить пять о тказов, четыре / из которых находились среди информационных..

Устройство позволяет корректировать отказы, даже если все они ., надлежат одной группе контролируемых разрядов При этом в предлагаемом устройстве, как ив известном, необходим лишь один дополнительный цикл записи инверсного кодового слова в накопитель. Таким образом, предлагаегпгл

мое устройство позволяет корректировать большее, по сравнению с извесТным,число отказов (ошибок) в памяти, за счет чего повышается его надежность .

t

,В качестве базового объекта выбрана БИС ЗУ типа К541 РУ2 которая позволяет производить обращение при записи или считывании информации к iчетырем разрядам накопителя. Однако работоспособность устройства нарушается при отказах ячеек накопителя. При-использовании в этом БИС ЗУ -изобретения можно корректировать отказ в каждой из четырех строк накопителя до четырех, т.,е. всего шестнадцать отказов.. Это позволяет не только повысить надежность БИС ЗУ/ но и увеличить выход кристаллов при их изготовлении за счет применения БИС с ограниченным числом дефектных ячеек, возникших при лроизводстве БИС ЗУ.

г у

1 t«/

Jt

5 I I f

ffO Фме.

SI --л I

1

a

I W I