Запоминающее устройство с автономным контролем Советский патент 1986 года по МПК G11C29/00 

1

Изобретение относится к вычислительной технике и может быть использовано при изготовлении БИС ЗУ, имеющих большую площадь кристаллов, а также в системах памяти повьппен- ной надежности.

Целью изобретения является упрощение устройства.

На фиг, 1 представлена функционалная схема предложенного устройства; на фиг. 2 и 3 - функциональные схемы наиболее предпочтительных вариантов выполнения соответственно первого и второго коммутаторов.

Схема включает (фиг, 1) информационный вход 1, адресный вход 2 для определения номера разряда, адреный вход 3 для определения номера строки, управляющие входы 4-6 и инфомационный выход 7, Устройство содержит также дешифратор 8 адреса строк, матричный накопитель 9 с контрольными разрядами 1.0 для записи корректирующего кода и контрольным разрядом 11, усилители 12-14 с входами 15-17 блок 18 кодирования, первый 19 и : второй 20 коммутаторы, регистр 21 числа, регистр 22 корректирующего кода с дополнительным разрядим 23, группы элементов И 24-26 с первой по третью, регистр 27 контрольного кода, первый 28 и второй 29 элементы ИЛИ, формирователь 30. контрольны сигналов, блок 31 српвнения, дешифратор 32 адреса столбцов, первый 33 и второй 34 сумматоры по модулю два

Первьй коммутатор 19 содержит (фиг, 2) элементы И 35 и элемент ИЛИ 36, Второй коммутатор 20 (фиг, 3 содержит элементы И 37, 38 и 39 и элементы НЕ 40,

. Блок 18 кодирования, формирователь 30 контрольных сигналов и блок 31 сравнения могут быть выполнены на основе сумматоров по модулю два,

В предлагаемом устройстве использован корректирующий код с минимальным кодовым расстоянием, равным трем, и блок 18 кодирования должен быть выполнен в соответ.ствии с про- верочной матрицей применяемого ко- .да.

Устройство работает следующим образом.

Рассмотрим работу устройства в трех случаях: нет отказавших разрядов; есть один отказавщий разряд;

151402

есть два отказавших разряда в ячейках накопителя 9 (фиг, 1), .

Первый случай (нет отказавших разрядов), Запись информации произ5 водится следующим образом. На вход 1 подается записываемый символ, а на входы 2 и 3 - адрес. Вначале по адресу на входе 3 производится считывание строки из накопителя 9

0 через усилители 12-14 на регистры: 21-23, в разряде 23 которого код О. На блок 18 поступает прямой код считанного слова. Так как отказавших разрядов нет и, следователь5 но, нет ошибок, то код, записанный в регистр 27 из блока 18, и код в регистре 22 совпадают. Поэтому на всех выходах формирователя 30 присутствует код О. На выходе эле0 мента ИЛИ 29 также код О, Элемент Ч 25 закрыт и поэтому при подаче сигнала на вход 6 содердимое разряда 23 не меняется. На выходе блока 31 код О, означающий несовпа5 дение, так как номера разрядов в строке нумеруются с первого по К--и, где HJ- целое число, а с выходов формирователя 30 поступают нулевые сигналы. При подаче сигнала на вход

.JQ 5 элемент И 26 закрыт и поэтому

также содержимое разряда 23 не меня- ется. Записываемый символ в прямом коде через соответствующий элемент И 39 коммутатора 20 (фиг, 3) поступает в регистр 21, На вход блока 18 передается прямой код слова и в блоке 18 формируются контрольные разряды. При подаче сигнала на вход 4 содержимое регистра 21, регистра 22 разряда 23 записывается в накопитель 9 через усилители 12-14.

При считывании данных, аналогично, как и при записи, строка считьша- ется на регистры 21-23, Через один из элементов И 35 и элемент ИЛИ 36 коммутатора 19 (фиг, 2) соответствующий разряд слова в прямом коде поступает на вход сумматора 33 и затем на выход 7, Так как ошибки не было, то содержимое разряда 23 при подаче сигнала на вход 6 не меняется. При появлении сигнала на входе 4 производится запись строки в накопитель 9.

55 Второй случай (например, есть один отказавший разряд). Будем считать, что отказавший разряд искажает записанный символ. Запись информации производится

35

40

45

50

3

следующим образом. Вначале производится считывание строки на регистры 21-23. Через коммутатор 20 с входа 1 в регистр 21 поступает прямой или обратный код записываемого символа зависимости от содержимого разряда 23. Так как имеется ошибка, то коды на выходах регистров 27 и 22 не совпадают. На выходе формирователя 30 появляется код, указывающий на номер отказавшего разряда. При этом н выходе элемента ИЛИ 29 код и пр подаче сигнала на вход 6 элемент И 25 открывается. Код 1 через элемент ИЛИ 28 поступает на входы всех разрядов регистров 21 и разряд 23 и содержимое этих разрядов инвертируется. С помощью блока 31 производится сравнение номера разряда, который искажен, и номера разряда в строке, в которой надо записать новую информацию. Если эти номера н совпадают, то на выходе блока 31 ко О. При подаче сигнала на вход 5 элемент И 26 закрыт и содержимое разрядов регистра 21 и разряда 23 не меняется, т.е. там остается обратный код. Это приводит к тому, что при подаче сигнала на вход 4 производится запись обратного кода слова, соответствующих контрольных разрядов и кода I в разряде 23 в накопитель 9. Б результате .записанный символ и характер отказа разряда совпадают и искажения слова не происходит. Если же номера разрядов на входах блока 31 совпадают, .то на выходе блока 31 формируется код 1. На выходе сумматора 34 при этом формируется сумма на модулю два считанного разряда и значения разряда, который будет записан на это место. Если они совпадают, то

на выходе сумматора 34 код О и элемент И 26 закрыт. Поэтому при

подаче сигнала на вход 5 содержимое разряда 23 не меняется, т.е. там сохраняется код 1 и, аналогично, производится запись обратного кода слова в накопитель 9. При несовпадении считанного и записываемого разряда на выходе сумматора 34 - код 1. Поэтому при подаче сигнала на вход 5 элемент И 26 открьшается и содержимое разряда регистра 21 и разряда 23. инвертируется, т.е. там теперь прямой код, В этом случае при подаче сигнала на вход 4 в накопитель 9 записан прямой код сло15140«

ва и при этом не вносится ошибка отказавшим разрядом.

При считывании информации слово в инверсном коде записывается в ре5 гистр 21. По сигналу с дешифратора 32 через коммутатор 19 с инвертированием на сумматоре 33 соответствующий символ передается на выход 7. Если же отказ произошел в процессе

10 хранения данных, то при считьшании прямого кода слова с ошибкой и с О в разряде 23 на выходах формирователя 30 код, который указывает на номер отказавшего разряда. Если

15 номер отказавшего разряда и номер считываемого разряда на входе 2 совпадают, то на выходе блока 31 код 1. Этот код поступает на сумма - тор 33 и инвертирует искаженный сим20 вол. Если номер отказавшего разряда и номер считьшаемого разяряда на входе 2 не совпадают, то на выход 7 считанный символ передается без изменений. Аналогично устройство ра-.

25 ботает и при наличии кода I в разряде 23 регистра 22,

Третий случай (есть два отказавших разряда), В данном случае возможны три варианта: характер отка30 зов двух разрядов согласован с за- писываемыми символами; характер отказа одного разряда согласован с записываемым символом, а характер отказа другого разряда не согласован с записьгоаемым символом; ха35

рактер отказов двух разрядов не

согласован с записываемыми символами.

При первом варианте устройство работает аналогично первому случаю

40 (отсутствие отказов). При втором варианте устройство работает аналогично второму случаю. Отличие заключается лишь в том, что после каждого считывания строки содержимое регист45.ра 21 инвертируется. Поэтому один и другой отказавший разряд поочередно согласован с записанным символом, Однако при этом каждый раз возникает одиночная ошибка, которая корректи50 руется с помощью избыточного кода.

При третьем варианте за счет инвертирования слова производится согласование характеров отказов. 55 двух разрядов с записываемыми скмво- .лами. В дальнейшем при считывании и записи данных в строку накопителя 9 заносится обратный код слова.

51

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее матричный накопитель, адресные входы которого .подключены к выходам дешифратора адреса строк, группы усилителей, блок кодирования, выходы которого подключены к первым входам элементов И группы и входам регистра контрольного кода, выходы которого соединены с одним из входов формирователя контрольных сигналов, регистр числа, регистр корректирующего кода, первый сумматор по модулю два, дешифратор адреса столбцов и первый элемент 1ШИ, причем один из входов и выходов усилителей первой группы и один из усилителей второй группы подключены соответственно к числовьи и к одним из контрольных выходов и входов матричного накопителя, а другие входы и выходы соединены соответственно с одними из выходов и входом регистра числа и с вьп одами и входами первой группы регистра корректирующего кода, выходы второй группы которого подключены к другим входам формиро- .вателя контрольных сигналов, одни из выходов регистра числа соединены с входами блока кодирования, другие входы усилителей второй группы подключены к выходам элементов И группы вторые входы которых являются первым управляющим входом устройства, о т личающееся тем, что, с целью упрощения устройства, в него введены второй сумматор по модулю два, коммутаторы, блок сравнения, элементы И и второй элемент ИЛИ, причем выходы первого и второго элементов И подключены к входам первого элемента ИЛИ, первый вход первоДО6

го элемента И соединен с выходом второго элемента ШШ, входы которого подключены к выходам формирователя контрольных сигналов и одним из входов блока сравнения, другие входы которого соединены с входами дешифратора адреса столбцов, выходы которого подключены к одним из входов первого и второго коммутаторов, выход блока сравнения подключен к первьм входам первого сумматора по модулю два и второго элемента И, второй вход которого соединен с выходом второго сумматора по модулю

два, первый вход которого и второй вход первого сумматора по модулю два подключены к выходу первого коммутатора, другие входы которого соединены с другими выходами регистра числа, другие входы которого подключены к выходам второго коммутатора, другие входы которого соединены соответственно с вторым -входом второго сумматора по модулю два

и с третьим входом первого сумматора по модулю два и первым выходом регистра корректирующего кода, первый вход которого подключен к выходу первого элемента ИЛИ, а вторые

вход и выход соединены с одними из выходов и входов другого усилителя второй группы, другие вход и выход которого подключены к другим контрольным выходу и входу матричного

накопителя, выход первого и второй вход второго сумматоров по модулю два являются соответственно информационным выходом и входом устройства, вторым и третьим управляющими

входами которого являются соответственно второй вход первого и третий вход второго элементов И,

иг.г

Om21 ОтЗг

1215140

OmZr От 32

i i

J5

в е

uм/

LL

35

Изобретение относится к вычислительной технике и может быть использовано при изготовлении БИС ЗУ, имеющих большую площадь кристалла, а также в системах памяти повьшенной надежности. Цель изобретения - упрощение устройства. Устройство содержит матричный накопитель с контрольными разрядами для записи корректирующе. го кода и контрольным разрядом, указывающим на то, что запись произведена в прямом или обратном коде, блок кодирования, коммутаторы регистр числа, формирователь контрольных сигналов, блок сравнения. В устройстве производится коррекция двукратной ошибки (двух отказавших разрядов). При этом в случае несогласования отказов с записываемыми символами слово записьшается в накопитель в обратном коде, а в случае несогласия одного разряда допускается одиночная ошибка, которая корректирует- ся с помощью избыточного кода, 3 ил. (Л