Устройство для контроля оперативной памяти Советский патент 1983 года по МПК G11C29/00 

сл

00

о: 4 Изобретение относится к запоминающим устройствам и может быть использовано для функционального контроля как отдельных корпусов ми росхем оперативных запоминающих устройств (ОЗУ), так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации. Известны устройства, основанные на использовании ЭВМ или контроллеров на базе ЭВМ для хранения про грамм входных воздействий тестовых процед5ф микросхем ОЗУ, а. также дл реализации процесса контроля, выходных реакций тестируемьк микросх ОЗУ 1.. Недостатками этих устройств являются их громоздкость ;и сложность при проведении функционального кон троля каким-либо методом. Кроме того, недостатком устройств является неполнота тестирования., так как контроль микросхем осуществляется только по считываемой информа ции, остальные состояния таблицы истинности не учитываются. наиболее близким техническим ре шением к изобретению является устройство для контро,ля полупроводниковой памяти, содержащее генератор тактовых импульсов, генерато тестовых импульсов, блок формирования временной диаграм,компарато адресный мультиплексор,накопители и блок управления 2j . Недостатком известногоустройст ва являются бЬльшие аппаратурные затраты и невысокое быстродействие объясняющееся тем, что для локализации неисправности требуется значительное время. Кроме того, устройство имеет; невысокую достоверность контроля, поскольку при конт роле не учитываются все состояния таблицы истинности тестируемой микросхемы, а проверяется только режим Разрешение чтения помимо которого имеются -режимы Запрет чтения, Разрешение записи, Запрет записи, состояния выходов при которых также .необходимо контролировать при тестировании. Целью изобретения является повы шение быстродействия и упрощение устройства, а также повышение достоверности контроля. Поставленная цель достигается тем, что в устройство, содержащее адресный мультиплексор, генератор тактовых импульсов, выход которого подключен к синхровходу анализатора сигналов, введены дешифратор, сумматор по модулю два и счетчик, вход которого соединен с выходом генератора тактовых импульсов, а в ходы подключены к входам дешифратора, адресного мультиплексора, к первому .и второму входам сумматора, по модулю два, второй вход которого ёоединен с входом Стартстоп анализатора сигналов, при этом выходы дешифратора, адресного мультиплексора и сумматора по модулю два являются выходами устройства . На чертеже изображена функциональная схема устройства. Устройство .содержит генератор 1 тактовых импульсов, выход которого соединен, с входом двоичного счетчика 2 с количеством разря 5ов 2п.+ 4 (где И - количество адресных входов контролируемой оперативной памяти), который своими выходами подключен к дешифратору 3, к адресному мультиплексору 4, к первому и второму входам сумматора- 5 по модулю два, к входу Запись-чтение контролируемой оперативной памяти 6, с которым также соединен управляющий вход адресного мультиплексора 4. . Выход оперативной памяти 6 соединен с информационным входом анализатора 7 сигналов, синхровход которого связан с выходом генератора 1 тактовых импульсов, а вход Стартстоп его подключен к старшему разряду двоичного счетчика 2, а также к второму входу cs HMaTopa 5 по модулю два. Выход сумматора 5 по модулю два подключен к входу данных оперативной памяти б. Конструктивно устройство выпрлнено так, что ОЗУ соединяется с элементами устройства и анализатором 7 сигналов с помощью интерфейсной коммутационной матрицы 8 различной для различных цоколевок корпусов (показана пунктиром). Выход дешифратора подключен к входу Разрешение выборки, а выходы мультиплексора - к адресным входам оперативной памяти 6. Выход оперативной памяти б, а также все выходы элементов, подключенные к контролируемой оперативной памяти 6, являются выходами устройства. . Устройство работает следующим образом. Генератор 1 за-пускает счетчик 2, который, работая в режиме непрерывного пересчета, с помощью вькодов разрядов О и 1 и дешифратора 3 вырабатывает следующие друг за другом разряды дешифрируемых статусов О, 1, 2, 3 длительностью каждый по такту (периоду) синхросигнала и имеющих активными нулевые значения. Один из этих сигналов статус 2 используется в качестве сигнала разрешения выборки контролируемой оперативной памяти б. Такое формирование сигнала разрешения выборки гарантирует, что его переключения имеют место внутри

сигнала Чтение-запись и после переключения адресов.

Адресная группа с четвертого по (п+З) разряды двоичного счетчика 2 является высокочастотной, а адресная группа с разряда (I+4) по разряд (2п+3) является низкочастотной Выход второго разряда двоичного . счетчика 2 управляет переключением низкочастотной и высокочастотной адресных групп счетчика 2, которые мультиплексором 4 коммутируются на адресные входы контролируемой оперативной памяти 6, он же управляет входом.Запись-чтение оперативной памяти 6.

Выход третьего разряда двоичного счетчика 2 соединен с первый входом сумматора 5 по модулю два, выход которого подается на вход данных оперативной памяти 6. Такое подключение входа дан.ных оператив-ной памяти 6 обеспечивает смену информации при каждом очередном синале записи. Второй входсумматора 5 по модулю два подключается к старшему (2п+4) разряду двоичного счетчика 2, что обусловливает смену данных во второй половине теста (т.е. в первой половине теста данные меняются с единицы .на ноль, а во второй - с ноля на единицу)..

Согласно тесту в матрицу оперативной памяти запись всегда производится по текущим адресам, устанавливаемым низкочастотной адресной группой,

Выход контролируемой оперативной памяти 6 подается на информацион|ный вход используемого в качестве анализатора сигналов сигнатурного анализатора 7 з . Вход Старт-стоп анализатора 7 управляется от старшего разряда счетчика 2, а синхро0вход получает сигналы синхронизации от генератора 1 тактовых импульсов. Использование сигнатурногс анализатора .7 обеспечивает возможность контроля выходных реакций оператив5ной памяти б не только во время считывания, но что особенно существенно, при.всех возможных состояниях таблицы истинности оперативной памяти 6, а именно при запрете чтения, при запрете записи, при разрешении записи, при разрешении чтения,.Имеющая место избыточность особого значения не имеет в связи с применением сигнатурного анализа, 5 обеспечивающего сжатие двоичной информации произвольной длины с весьма высокой достоверностью.

Применение устройства позволит 0 уменьшить затраты.на аппаратуру контроля, повысить достоверность контроля.

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее адресный мультиплексор, генератор тактовых импульсов, выход которого подключен к синхровходу анализатора сигналов, отличающеес я тем, что, с целью повншения его быстродействия, достоверности контроля и упрощения, в него введены дешифратор, сумматор по модулю два и счетчик, вход которого соединен с выходом генератора такто-. вых импульсов, а выходы подключены к входам дешифратора, адресного мультиплексора, к первому и второму входам сумматора по модулю два, второй вход которого соединен с входом старт-стоп анилиэатора сигналов, при этом выходы дешифратора, адресного мультиплексора и сумматора по модулю два являются выходами устройства.