Устройство для контроля оперативных накопителей Советский патент 1982 года по МПК G11C29/00 

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНЫХ чНАКОПИТЕЛЕЙ

Изобретение относится к автоматике и вычислительной технике и может быть использовано для функционального контроля как отдельных корпусов микросхем оперативных запоминаю11р1х устройств (ОЗУ) с мультиплек.сируемыми адресными входами, так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации.

Известно устройство для контроля микросхем ОЗУ, в состав которого входит источник стимулирующих входных воздействий, регистратор выходных реакций микросхем ОЗУ и ЭВМ с. отко.сительно мальлм объемом собственного ОЗУ 1.

Работа этого устройства основана на том, что периодичность входных воздействий на тестируемую микросхему ОЗУ позволяет не хранить в оперативном запоминающем устройстве управляющей ЭВМ полную программу испытании, а формировать ее непосредственно в ггроцессе контроля микросхемы. Это приводит к определенному увеличению продолжительности контроля по сравнению с простои интерпретацией содержимого программы испытаний, вследствие затрат машинного времени

на формирование кодовых последовательностей, и, соответственно, требует использования ЭВМ с высоким бы-стродействием. При этом емкость контролируемых микросхем ОЗУ ограничена.

Недостатками известного устройства являются сложность и громоздкость аппаратуры ввиду необходимости использования ЭВМ и ее, хотя и ограни

10 ченного, но программирования, ограничение емкости контролируемых БИС ОЗУ и недопустимо большое время контроля корпуса.

Наиболее близким по технической

15 сущности к изобретению является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовой последовательности, блок управ20ления, блок формирования временной диаграммы, блок согласования уровней, .компаратор, адресный мультиплексор, преобразователь кодов и накопители. Известное устройство позволяет прово25дить тестовую расширенную програьшу испытаний микросхем памяти 2,

Недостатком известного устройства является низкое быстродействие, в связи с чем контроль памяти зани30мает значительное время, а также невысокая достоверность контроля; поскольку регистрация результатов тестирования осуществляется только в ре жиме считывания выходного сигнала, минуя выходные реакции по всем состо яниям таблицы истинности (запрет выборки при чтении, запрет выборки при записи, разрешение выборки при записи) . Цель изобретения - повышение достоверности контроля и быстродейстВИЯ устройства. Поставленная цель достигается тем что устройство для контроля микросхем оперативных накопителей, содержащее коммутатор, входы первой группы которого подключены к выходам мультиплексора, управляющий вход мультиплексора подключен к выходу триггера, один вход которого подключен к выходу элемента задержки, анализатор кодов, один управляющий вход которого подключен к выходу генератора, а информационные входы анализа тора кодов являются входами устройства, выходы коммутатора являются выходами устройства, содержит счетчик, вход которого подключен к выхо ду генератора, дешифратор, входы ко торого подключены к соответствующим входам счетчика, и элемент И, входы которого подключены к выходам дешифратора, а выход - к первому входу коммутатора, второй вход коммутатора подключен к соответствующему выходу дешифратора, третий и четвер тый входы коммутатора подключены к соответствующим выходам счетчика, второй вход триггера подключен к со ответствующему выходу дешифратора, другой управляющий вход анализатора кодов подключен к соответствующему выходу коммутатора, информационные входы второй группы коммутатора и информационные входы мультиплексора подключены к соответствующим-выходам счетчика. На фиг.1 приведена блок-схема пре лагаемого устройства; на фиг.2 - вре менная диаграмма работы устройства на примере динамического ОЗУ емкое тью 16Кх1 (например типа К565 РУЗ). Устройство состоит из генератора 1, счетчика 2, с количеством разрядов и +К+2, где И- количество адре ных, входов и емкость ОЗУ , К количество разрядов (для ОЗУ 16Кх1 , К01 для ОЗУ 64К ), дешиф ратора 3, элемента И 4,мультиплексо ра 5, триггера б, элемента 7 задерж ки , тестируемой микросхемы ОЗУ 8, анализатор 9 кодов, коммутатора 10, Тестируемая микросхема 8 соединена элементами устройств с помощью комм . татора 10 ,представлякщего интерфеГ с ную коммутационную матрицу, различ:ную для различных цоколевых корпусов. пусов. Па временной диаграмме (фиг. 2) обозначены синхроимпульсы 11; разряд О 12 счетчика 2; разряз 13 счетчика 2; сигнал RAS 14 сигнал CAS 15; сигнал чтение/запись 16 счетчика 2; инверсия разряда статус 17 дешифратора 3; Х-вход 18 управления мультиплексором 5; разряд 3 19 счетчика 2, младший разряд младшей половины адреса; разряд 16 20 счетчика 2, старший разряд старяней половины адреса в первые 65536 тактов; разряд 16 21 - во вторые 65536 тактов, разряд 17 22 счетчика 2 вход данных корпуса ОЗУ 8 первые 131072 тактов; разряд 17 23 счетчика 2,, вход данных корпуса ОЗУ 8 во вторые 131072 такта; выход 24 данных корпуса микросхемы в первые 131072 такта; выход 25 данных корпуса микросхемы во вторые 131072 такта; команда чтение 26; команда запись 27; младшая половина адреса 28; старшая половина адреса 29, временная задержка 30 элемента 4 (100 не); 8 тактов 31 (текущий адрес); Z-состояние 32; логическая i 33; логический О 34; две единицы (2) на входе анализатора 35 кодов, один ноль (Ip) на входе анализатора 36, .пять единиц (5 ) на входе анализатора 37 . Устройство работает следующим образом. Генератор 1, формируя синхросигналы, запускает двоичный счетчик 2, который, работая в режиме непрерывного пересчета, с помощью выходов рази двоичного дешифратора 3 вырабатывает следующие друг за другом сигналы дешифрируемых статусов О , , , 2 и 3 длительностью каждый по такту (периоду) синхросигнала и имеющих активным нулевое значение. Два из этих сигналов - статус 17 и статус 2 15 (фиг,2) объединяются двухвходовым элементом И формируя сигнал двоичной ширины, имеюцщй также активным нулевое значение и используемый в качестве первого разрешения выборки RAS 14. Такое формирование сигнала RAS 14 гарантирует его переключение внутри сигналов чтение/запись данных и адресов. Выход статуса 2 дешифратора 3 используется в качестве сдвинутого на длительность, равную одному такту синхросигнала 11, сигнала второго разрешения выборки CAS 15 тестируемой БИС ОЗУ, Поскольку для теста типа Марш существенно, чтобы первой подавалась команда чтение 26, а второй - команда .запись 27, то выход разряда дноичного счетчика 2 подается на вход чтение/запись 16 тестируемой БИС ОЗУ 8 или через инвертор, если команда чтение требует активно высокого уровня, или напрямую, если команда чтение требует активной низкого уровня. Таким образом, согласно временной диаграммы (фиг.2), во время каждой команды чтение 26 и каждой козапись 27 имеют место два сдвинутых друг относительно друга сигнала разрешения выборки RAS 14, CAS 15, адресные сигналы подаются на корпус тестируемой БИС ОЗУ 8 от счет чика 2 через мультиплексор 5, которы мультиплексирует во времени последовательно две половины адресных сигна лов 18; младшая половина адресных линий передается на выход мультиплек сора 5 и, следовательно, на адресные входы (A...Ay,j) тестируемой БИС ОЗ 8 при нулевом значении 28 управляюще го входа мультиплексора 5, а старшая половина - при единичном значении 29 Прием адресных частей в корпус тести руемой БИС ОЗУ 8 осуществляется по фронту сигнала RAS 14 (младшая половина адреса 28). Для реализации муль типлексирования половин адресных лиНИИ используется D-триггер 6, которы по окончании сигнала CAS 15, т.е. после завершения определенной операции чтение или запись, фронтом сигнала CAS 15 устанавливается всегда в нулевое состояние по синхрон ходу , так как D-вход.триггера 6 соединен с нулевым потенциалом. Поскольку прямой выход триггера 6 соединен- с управляющим входом мультиплексора 5, то сразу по завершении определенной операции на выходе муль типлексора 5 устанавливается младшая половина адреса 28, которая и принимается фронтом сигнала RAS 14 следующей операции. Как известно, на прием младшей половины адреса фронтом сигнала RAS 14 требуется определенное время (не менее 50 не), поэтому, фронтом сигнала статус i дешифра тора 3 (т.е. фр.онтом сигнала RAS 14) запускается элемент временной задерж ки 7 (около 100 не), который устанав ливает по установочному входу тригге 6 в елиничное состояние и соответственно на управляющем входе мультипле сора 5 устанавливается единичное состояние, которое обеспечивает передачу на выход мультиплексора 5 старшей половины адресных линий до возникновения сигнала CAS 15. Как только появляется фронт сигнала CAS1 он осуществляет прием этой старшей половины адресных линий в тестируемый корпус БИС ОЗУ 8. Сигналы адресных линий 19-21, 30 и 31 обеспечиваются следующими после второго разряда 2 разрядами счетчика 2, .е. разрядами 3, 4...(3+ 1-1/2-1) - младшая половина адреса и З+И/2, 3+И/2 + 1, ... (м+2) разрядами - старшая половина адреса, коорые в соответствий с изложенным BbDue мультиплексируются на адресные входы тестируемой БИС ОЗУ В.Следующие К разрядов - И+3, .П + Ц-З. . .V1+K+2стимулируют К-входов данных. Последний используемый (п4-к+2)-й разряд счетчика 2 стимулирует старший (К-1)-й вход данных (D ,D . . .D О 22 и 23 тестируемый БИС ОЗУ 8 так , что первую половину 24 общего времени теста для одноразрядных БИС ОЗУ будут считываться единицы 33 и записываться нули 32, а вторую половину 25 общего времени наоборот, будут считываться нули 34 и записываться единицы 33, последовательно по всем адресам, реализуя таким образом концепцию теста Марш со всеми его особенностями и преимуществами. Для /многоразрядных БИС ОЗУ помимо режимов чтение единиц/запись нулей и чтение нулей/запись едибудут иметь место избыточные режимы чтение нулей/запись нулей и чтение единиц/запись единиц , что только повьаиает сложность теста, а избыточность эта при использовании сигнатурного анализа не имеет значения. I Все описанные сигналы приходят на тестируемую БИС ОЗУ 8 через коммутатор 10.Выходы тестируемой ДИС ОЗУ 8 подаются на информационный вход используемого в качестве регистратора выходных реакций анализатора кодов 9, представляющего собой сигнатурный анализатор, вход старт/стоп которого управляется от -последнего используемого разряда счетчика 2, а синхровход получает сигналы синхрюнизаций от генератора 1. Использование сигнатурного анализатора обеспечивает не реализуемую при других средствах регистрации возможность контроля выходных реакций тестируемой БИС ОЗУ 8 не только во время считывания, но что особенно существенно, контроль выходных реакций при всех возможных состояниях таблицы истинности тестируемой БИС ОЗУ 8, а именно при запрете чтения, при запрете записи, при разрешении записи. Это обусловлено тем,что прием выходных реакций в сигнатурный а нализатор производится по кгшсдому без исключенйя синхросигналу генератора 1. Поэтому за восемь тактов, характерных для каждого адреса теста, будет принята выходная реакция при запрете чтения (3 раза), выходная реакция при считывании (1 раз no конъюнкции сигналов RAS 14 и CAS 15), выходная реакция при запрете записи (3 раза), выходная реакция при разрешении записи | (один ,раз по конъюнкции сигналов RAS 14 и CAS 15). Периоды 35-37 образуют 1 цикл обращения к 1-й ячейке памяти. Время тестирования предлагаемым устройством исключительно мало. Для ОЗУ 16К (и-14) со временем выборки 200 НС частота синхросигналов может составить 1 МГц и при количестве тактов полного теста ,,,7 26214 такта составит всего 0,26 с Для ОЗУ 65К () и тех же временных параметрах количество тактов полного теста составит 1М и время Г1ОЛНОГО тестирования, -g-ci 1 с, что несоизмеримо меньше времен тестирования известным устройством, при этом реализуится все известные преимущества сигнатурного анализа в смысле простоты реализации, высокой достоверности и т.п. Технико-экономические преимущест ва предлагаемого устройства состоят в значительном уменьшении времени тестирования и повышении достоверно ти контроля БИС ОЗУ, так как предла гаемое устройство обеспечивает значительно более обширный контроль, нежели известные устройства за счет того, что данное устройство контролирует выход во всех состоящих таблицы истинности БИС ОЗУ в то время как известные устройства обеспечивают контроль только в одном состояни таблицы истинности - разрешение чтения . Формула изобретения Устройство для контроля оператив ных накопителей, содержащее коммута тор, входы перво группы KOToptir(i подключены к выходам мультиплексора, управляющий вход мультиплексора подключен ,к выходу триггера, один вход которого подключен К выходу элемента задержки, анализатор кодов, один управляющий вход которого подключен к выходу генератора, а информационные входы анализатора кодов являются входами устройства, выходы коммутатора являются выходами устройства, отли чающ-ееся тем, что, с целью повышен}1Я достоверности контроля и быст зодействия устройства, оно содержит счетчик, вход которого подключен к выходу генератора, дешифратор, входы которого подключены к соответствующим выходам счетчика, и элемент И,, входы которого подключены к выходам дешифратора, а выход - к первому входу коммутатора, второй вход коммутатора подключен к соответствующему выходу дешифратора, третий И четвертый входы коммутатора подключены к соответствующим выходам счетчика, второй вход триггера подключен к соответствующему выходу дешифратора, .другой управляющий вход анализатора кодов подключен к соответствующему выходу комMyTaTopaj информационные входы второй группы ком иутатора и информационные входы мультиплексора подключены к соответствующим выходам счетчика. Источники информации, принятые во внимание при экспертизе 1.Электронная промышленность, 1975, № 8, с.78-82. 2.Авторское свидетельство СССР № 744877, кл. G 11 С 99/00, 1978 (прототип).