Устройство для контроля оперативной памяти Советский патент 1983 года по МПК G11C29/00 

ел

со

:л

изобретение относится к запоминающим устройствам и может быть использовано для функционального контроля как отдельных корпусов микросхем, оперативных запоминающих устройств (ОЗУ), так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации.

Известны устройства, основанные на использовании ЭВМ или контроллеров на базе ЭВМ для хранения программы входных воздействий тестовых процедур микросхем ОЗУ, а также для реализации процесса контроля выходных реакцийтестируемых микросхем ОЗУ ij .

Недостатками этих устройств являются громоздкость и сложность при проведении функционального контроля каким-либо методом. Кроме . того, недостатком указанных устройств является неполнота тестирования, так как контроль микросхем осуществляется только по считваемой информации, остальные состояния таблицы истинности не учитываются,

Наиболее близким техническим решением к изобретению является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тествых импульсов, блок формирования временной диаграммы, компаратор, анализатор сигналов, накопитель и блок управления з .

Недостатками известного устройства .являются большие аппаратурные затраты и невысокое быстродействие объяснякицееся тем, что для обнаружения неисправностей требуется значительное время. Кроме того, устройство имеет невысокую достоверность контроля, поскольку при контроле не учитываются все состояния таблицы истинности тестируемой микросхемы, а проверяется только режим Разрешение чтения, помимо которого имеются режимы Запретчтение , Запрет записи, Разрешение записи, состояния выходов при которых также необходимо контролировать при тестировании.

Целью изобретения является повышение быстродействий и упрощение устройства, а также повышение достверности контроля.

Поставленная цель достигается тем, что в устройство для контроля памяти, содержащее генератор тактовых импульсов, выход которого соединен с синхровходом анализатора сигналов, информационный вход которого является выходом устройства введены дешифратор, блок сумматорв по модулю два, мультиплексор, элемент или, сумматор по модулю два и счетчик, вход которого соединен с выходом генератора тактовых импульсов, а выходы подключены к входам дешифратора, блока сумматоров по модулю два, мультиплексора, к первому входу сумматора по модулю два,- к первому входу элемента . ИЛИ, второй вход которого подключен к выходу мультиплексора, входы блока сумматоров по модулю два связаны с входами мультиплексора, причем второй вх.од сумматора по модулю два связан с выходом старшего разряда счетчика и с входом Старт-стоп анализатора сигналов, выходы дешифратора, блока сумматоров по модулю два, элемента ИЛИ, сумматора по модулю два и выход старшего разряда счетчика являются выходами -.устройства.

На чертеже изображена функциональная схема устройства для контроля оперативной памяти логарифмическим тестом.

Устройство содержит генератор 1 тактовых импульсов., выход которого coe цинeн с входом (двоичного) счетчика 2 с количеством разрядов 1 + 5+х (где И - количество адресных входов контролируемой оперативной памяти; X - количество управляющих входов мультиплексора), который своими выходами подключен к дешифратору 3, к блоку 4 сумматоров по модулю два, к мультиплексору 5, выход которого подключен к первому входу элемента ИЛИ 6. Счетчик 2 свими выходами также связан с вторьм входом элемента ИЛИ бис первым и вторым входами сумматора 7 .по модулю два. Выходы дешифратора блока 4 сумматоров по модулю два, элемента ИЛИ б и сумматора 7 по модулю два, соединены с контролируемой оперативной памятью 8 и являются выходами устройства. Входы блока 4 сумматоров- по модулю два связаны с входами мультиплексора 5 Выход оперативной памяти 8 соедине с информационным входом анализатор 9 сигналов, синхровход которого связан с выходом генератора 1, а вход Старт-стоп его подключен к старшему разряду счетчика.2 и к второму входу сумматора 7 по модулю два.

В качестве анализатора сигналов используется сигнатурный анализатор зЗ.

Конструктивно устройство выполнено так, что оперативная память 8 соединяется с элементами устройства и анализатором 9 сигналов с помощью интерфейсной коммутационной матрицы 10 различной для различных цоколевых корпусов (показано Пунктиром).

Устройство работает следукнцим образом..

Генератор 1 запускает счетчик который, работая в режиме непрерывного пересчета, с помощью вы 1 дешифраходов разрядов

и

тора 3, вырабатывает следующие друг за другом сигналы дешифрируемых статусов О, Т, ,: длительностью каждый по такту (периоду) синхросигнала и.имеющих активными нулевые .эначения.Один из этих сигналов - статус 2 ис-. пользуется в качестве сигнала разрешения выборки контролируемой оперативной памяти 8.Такое формирование сигнала разрешения выборки гарантирует, что его переключение имеет место внутри сигнала Чтение-запись, и, что самое главное, после переключения адресов. Выходы разрядов 2,... ,(1 + 1 счетчика 2 являются разрядами адресной группы, которые в зависимости от управляющего разряда И+4 перебирают адреса в прямом или обратном направлении.

Разряд (1+2 счетчика предназна- . чен для блокировки записи, т. е. для того, чтобы при каждом втором цикле перебора адресов происходи|ло чтение. Разряд 1+3 счетчика 2 Сформирует данные, фаза которЬх меняется в зависимости от разряда jll+5+X, т.е., если в первой половин теста данные меняются с ноля на едницу, то во второй - с единицы на ноль. Разряды h+5,...,И+4+ X счетчика 2 подаются на управляюю,ие вхо щы мультиплексора и предназначены

для изменения Гпри каждом очередном переборе адресов) длительности записи и чтения путем поочередной коммутации на вход Записьчтение разрядов адресной группы

счетчика 2.

В результате матрица ОЗУ проконтролируется в соответствии с логарифмическим тестом. Помимо этого, за счет введения элемента ИЛИ 6

0 после каждого перебора адресов производится контрольное считывание матрицы ОЗУ, что расширяет контролирующую способность теста.

Выход контролируемой оператив5 ной памяти 8 подается на информационный вход используемого в качестве анализатора сигналов сигнатурного анализатора 9, вход Стартстоп которого управляется от старQ шего разряда счетчика 2, а синхровход получает сигналы синхронизации от генератора 1 тактовых импульсов. Использование сигнатурного анализатора 9 обеспечивает возможe ность контроля ВЫХОДНЫХ реакций оперативной памяти В не только во время считывания, но, что особенно существенно, при всех возможных состояниях таблицы истинности контролируемой оперативной памяти 8,

0 а именно, при запрете записи, при разрешении записи, при запрете чтения и при разрешении чтения. Имеющая место избыточность особого значения не имеет в связи с приме5нением сигнатурного анализа, обеспечиваквдего сжатие двоичной информации произвольной длины с весьма высокой достоверностью.

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор тактовых импульсов, выход которого соединен с синхровходом анализатора сигналов, информационный вход которого является выходом устройства, отличающееся тем, что, с целью повышения его быстродействия, достоверности контроля и упрощения, в него введе-. :ны дешифратор, блок сумматоров по модулю два, мультиплексор, элемент ИЛИ, сумматор поМодулю два и счетчик , вход которого соединен с выходом генератора тактовых импульсов, а выходы подключены к входам дешифратора, блока сумматоров по модулю два, мультиплексора, к первому входу сумматора по модулю два, к первому входу элемента ИЛИ, второй вход которого подключен к выходу мультиплексора,,входы блока сумматоров по модулю два связаны с входами мультиплексора причем второй вход сумматора по модулю два связан с выходом старшего разi ряда счетчика и с входом Стартстоп анализатора сигналов, выходы (Л дешифратора, блока сумматоров по модулю два., элемента ИЛИ, сумматора по модулю два и выход старшего разряда счетчика являются выходами устройства.